디지털 이중-루프 출력 전압 조정(DIGITAL DOUBLE-LOOP OUTPUT VOLTAGE REGULATION)

(19) 대한민국특허청(KR)
(12) 등록특허공보(B1)
(45) 공고일자 2012년02월29일
(11) 등록번호 10-1117416
(24) 등록일자 2012년02월09일
(51) Int. Cl.

G05F 1/00 (2006.01) G05F 1/10 (2006.01)
H03M 1/12 (2006.01)
(21) 출원번호 10-2009-7018522
(22) 출원일자(국제출원일자) 2008년01월24일
심사청구일자 2009년09월04일
(85) 번역문제출일자 2009년09월04일
(65) 공개번호 10-2009-0108661
(43) 공개일자 2009년10월15일
(86) 국제출원번호 PCT/US2008/051871
(87) 국제공개번호 WO 2008/097720
국제공개일자 2008년08월14일
(30) 우선권주장
11/671,889 2007년02월06일 미국(US)
(56) 선행기술조사문헌
KR1020060101213 A
(73) 특허권자
파워-원 인코포레이티드
미국 캘리포니아 93012 카마릴로 칼레 플래노 740
(72) 발명자
차퓌스, 알레인
스위스 씨에이치-8616 리에디콘 리에디커스트라쎄
86에이
로아크, 데니스 알.
미국 91301 캘리포니아주 아고우라 헌트클럽 코트
4003
(74) 대리인
백만기, 정은진, 양영준
전체 청구항 수 : 총 24 항 심사관 : 박기용
(54) 디지털 이중-루프 출력 전압 조정
(57) 요 약
스위치 모드 전압 조정기(switched mode voltage regulator)는 듀얼 디지털 제어 루프를 포함하는 디지털 제어
시스템을 갖는다. 상기 전압 조정기는 상기 전압 조정기의 각자의 입력 단자와 출력 단자 사이에서 전력을 전달
하도록 적응되어 있는 적어도 하나의 전력 스위치 및 상기 전압 조정기의 출력에 응답하여 상기 전력 스위치의
동작을 제어하도록 적응되어 있는 디지털 제어기를 포함하고 있다. 상기 디지털 제어기는 듀얼 디지털 제어 루
프(dual digital control loop)를 더 포함하고 있으며, 제1 제어 루프는 높은 속도를 제공하지만 조정 정확도
(regulation accuracy)가 낮으며, 제2 제어 루프는 높은 정확도를 갖지만 속도가 낮다. 따라서, 상기 디지털 제
어 시스템은 높은 속도 및 높은 조정 정확도 둘다의 이점을 제공한다.
대 표 도 - 도3
등록특허 10-1117416
- 1 -
특허청구의 범위
청구항 1
전압 조정기로서,
상기 전압 조정기의 각자의 입력 단자와 출력 단자 사이에서 전력을 전달하도록 적응되어 있는 적어도 하나의
전력 스위치, 및
상기 전압 조정기의 출력에 응답하여 상기 적어도 하나의 전력 스위치의 동작을 제어하도록 적응되어 있는 디지
털 제어기
를 포함하고,
상기 디지털 제어기는 제1 디지털 제어 루프와 제2 디지털 제어 루프를 포함하며,
상기 제1 디지털 제어 루프는,
상기 전압 조정기 출력의 제1 디지털 측정치를 제공하는 제1 아날로그-디지털 변환기,
제1 디지털 오차 신호 및 제2 디지털 오차 신호에 기초하여 디지털 제어 출력을 제공하는 디지털 필터,
및
상기 디지털 제어 출력에 기초하여 상기 적어도 하나의 전력 스위치에 제어 신호를 제공하는 디지털 펄
스폭 변조기를 포함하고,
상기 제1 디지털 오차 신호는 상기 제1 디지털 측정치와 디지털 기준값 간의 차(difference)를 포함하
며,
상기 제2 디지털 오차 신호는 상기 제1 디지털 오차 신호와 상기 디지털 기준값의 시변 부분의 합(su
m)을 포함하고,
상기 제2 디지털 제어 루프는,
상기 전압 조정기 출력의 제2 디지털 측정치를 제공하는 제2 아날로그-디지털 변환기를 포함하고,
상기 제2 아날로그-디지털 변환기는 상기 제1 아날로그-디지털 변환기보다 높은 분해능을 가지며,
상기 제2 디지털 제어 루프는 원하는 출력 전압 설정치에 기초하여 상기 디지털 기준값을 제공하고,
상기 제2 디지털 제어 루프는 상기 제2 디지털 측정치와 상기 출력 전압 설정치 간의 차에 기초하여 상
기 디지털 기준값의 상기 시변 부분을 제공하는 전압 조정기.
청구항 2
제1항에 있어서, 상기 제2 디지털 제어 루프에 결합되어 동작하고, 상기 출력 전압 설정치를 수신하도록 적응되
어 있는 직렬 인터페이스(serial interface)를 더 포함하는 전압 조정기.
청구항 3
제2항에 있어서, 상기 직렬 인터페이스는 또한, 상기 제2 디지털 측정치를 호스트로 전송하도록 적응되어 있는
전압 조정기.
청구항 4
제1항에 있어서, 상기 디지털 필터가 비례 산술 유닛, 적분 산술 유닛 및 미분 산술 유닛을 포함하는 전압 조정
기.
청구항 5
제4항에 있어서, 상기 제1 디지털 오차 신호는 상기 비례 산술 유닛 및 미분 산술 유닛에 제공되는 전압
조정기.
등록특허 10-1117416
- 2 -
청구항 6
제4항에 있어서, 상기 제2 디지털 오차 신호가 상기 적분 산술 유닛에 제공되는 전압 조정기.
청구항 7
제1항에 있어서, 상기 제2 디지털 제어 루프가,
상기 제2 디지털 측정치 및 상기 출력 전압 설정치를 수신하는 디지털 비교기, 및
상기 디지털 비교기에 결합되어 동작하는 카운터를 더 포함하며,
상기 제2 디지털 측정치가 상기 출력 전압 설정치보다 작은 경우 상기 카운터가 제1 방향으로 카운팅하고 상기
제2 디지털 측정치가 상기 출력 전압 설정치보다 큰 경우 상기 카운터가 반대 방향으로 카운팅하는 전압
조정기.
청구항 8
제7항에 있어서, 상기 제2 디지털 제어 루프가 상기 디지털 기준값의 상기 시변 부분을 제공하는, 상기 카운터
에 결합되어 동작하는 위상 누산기(phase accumulator)를 더 포함하는 전압 조정기.
청구항 9
삭제
청구항 10
제1항에 있어서, 상기 제1 아날로그-디지털 변환기의 샘플링 레이트가 상기 제2 아날로그-디지털 변환기의 대응
하는 샘플링 레이트보다 더 높은 전압 조정기.
청구항 11
전압 조정기의 입력 단자와 출력 단자 사이에서 전력을 전달하도록 적응되어 있는 적어도 하나의 전력 스위치를
포함하는 상기 전압 조정기를 제어하는 방법으로서,
상기 전압 조정기의 제1 및 제2 출력 측정치를 수신하는 단계,
상기 출력 측정치와 기준값 간의 차를 나타내는 제1 디지털 오차 신호를 제공하기 위해 상기 제1 출력 측정치를
샘플링하는 단계,
상기 제2 출력 측정치와 기준값 간의 차의 시변 부분을 제공하기 위해 상기 제2 출력 측정치를 샘플링하는
단계,
제2 디지털 오차 신호를 제공하기 위해 상기 시변 부분을 상기 제1 디지털 오차 신호와 결합시키는 단계,
디지털 제어 출력을 제공하기 위해 상기 제1 및 제2 디지털 오차 신호를 필터링하는 단계, 및
제어 신호를 상기 적어도 하나의 전력 스위치에 제공하는 단계 - 상기 제어 신호는 상기 디지털 제어 출력에 대
응하는 펄스폭을 가짐 -
를 포함하며,
상기 제1 샘플링 단계가 상기 제2 샘플링 단계보다 더 높은 속도 및 더 낮은 분해능으로 수행되는, 전압 조정기
를 제어하는 방법.
청구항 12
제11항에 있어서, 상기 기준값을 정의하는 기준 데이터를 수신하는 단계를 더 포함하는 전압 조정기를 제어하는
방법.
청구항 13
제11항에 있어서, 상기 제2 출력 측정치에 대응하는 모니터 데이터를 전송하는 단계를 더 포함하는 전압 조정기
등록특허 10-1117416
- 3 -
를 제어하는 방법.
청구항 14
제11항에 있어서, 상기 필터링하는 단계가 상기 제1 디지털 오차 신호를 미분 및 비례 필터링하는 단계 및 상기
제2 디지털 오차 신호를 적분 필터링하는 단계를 더 포함하는 전압 조정기를 제어하는 방법.
청구항 15
제11항에 있어서, 상기 제2 출력 측정치를 사용하여 상기 기준값을 조절하는 단계를 더 포함하는 전압 조정기를
제어하는 방법.
청구항 16
제11항에 있어서, 상기 시변 부분이 상기 제2 출력 측정치와 기준값 간의 차의 적어도 하나의 최하위 비트
(least significant bit)를 더 포함하는, 전압 조정기를 제어하는 방법.
청구항 17
전압 조정기의 각자의 입력 단자와 출력 단자 사이에서 전력을 전달하도록 적응되어 있는 적어도 하나의 전력
스위치를 갖는 상기 전압 조정기의 디지털 제어기로서,
상기 디지털 제어기는 상기 전압 조정기의 출력에 응답하여 상기 적어도 하나의 전력 스위치의 동작을 제어하도
록 적응되어 있고,
상기 디지털 제어기는 제1 디지털 제어 루프와 제2 디지털 제어 루프를 포함하며,
상기 제1 디지털 제어 루프는,
상기 전압 조정기 출력의 제1 디지털 측정치를 제공하는 제1 아날로그-디지털 변환기,
제1 디지털 오차 신호 및 제2 디지털 오차 신호에 기초하여 디지털 제어 출력을 제공하는 디지털 필터,
및
상기 디지털 제어 출력에 기초하여 상기 적어도 하나의 전력 스위치에 제어 신호를 제공하는 디지털 펄
스폭 변조기를 포함하고,
상기 제1 디지털 오차 신호는 상기 제1 디지털 측정치와 디지털 기준값 간의 차(difference)를 포함하
며,
상기 제2 디지털 오차 신호는 상기 제1 디지털 오차 신호와 상기 디지털 기준값의 시변 부분의 합(su
m)을 포함하고,
상기 제2 디지털 제어 루프는,
상기 전압 조정기 출력의 제2 디지털 측정치를 제공하는 제2 아날로그-디지털 변환기를 포함하고,
상기 제2 아날로그-디지털 변환기는 상기 제1 아날로그-디지털 변환기보다 높은 분해능을 가지며,
상기 제2 디지털 제어 루프는 원하는 출력 전압 설정치에 기초하여 상기 디지털 기준값을 제공하고,
상기 제2 디지털 제어 루프는 상기 제2 디지털 측정치와 상기 출력 전압 설정치 간의 차에 기초하여 상
기 디지털 기준값의 상기 시변 부분을 제공하는, 전압 조정기의 디지털 제어기.
청구항 18
제17항에 있어서, 상기 제2 디지털 제어 루프에 결합되어 동작하고, 상기 출력 전압 설정치를 수신하도록 적응
되어 있는 직렬 인터페이스를 더 포함하는 전압 조정기의 디지털 제어기.
청구항 19
제18항에 있어서, 상기 직렬 인터페이스는 또한, 상기 제2 디지털 측정치를 호스트로 전송하도록 적응되어
있는, 전압 조정기의 디지털 제어기.
등록특허 10-1117416
- 4 -
청구항 20
제17항에 있어서, 상기 디지털 필터가 비례 산술 유닛, 적분 산술 유닛 및 미분 산술 유닛을 포함하는 전압 조
정기의 디지털 제어기.
청구항 21
제20항에 있어서, 상기 제1 디지털 오차 신호가 상기 비례 산술 유닛 및 미분 산술 유닛에 제공되는, 전압 조정
기의 디지털 제어기.
청구항 22
제20항에 있어서, 상기 제2 디지털 오차 신호가 상기 적분 산술 유닛에 제공되는, 전압 조정기의 디지털
제어기.
청구항 23
제17항에 있어서, 상기 제2 디지털 제어 루프가,
상기 제2 디지털 측정치 및 상기 출력 전압 설정치를 수신하는 디지털 비교기, 및
상기 디지털 비교기에 결합되어 동작하는 카운터를 더 포함하며,
상기 제2 디지털 측정치가 상기 출력 전압 설정치보다 작은 경우 상기 카운터가 제1 방향으로 카운팅하고 상기
제2 디지털 측정치가 상기 출력 전압 설정치보다 큰 경우 상기 카운터가 반대 방향으로 카운팅하는, 전압 조정
기의 디지털 제어기.
청구항 24
제23항에 있어서, 상기 제2 디지털 제어 루프가 상기 디지털 기준값의 상기 시변 부분을 제공하는, 상기 카운터
에 결합되어 동작하는 위상 누산기를 더 포함하는 전압 조정기의 디지털 제어기.
청구항 25
삭제
청구항 26
제17항에 있어서, 상기 제1 아날로그-디지털 변환기의 샘플링 레이트가 상기 제2 아날로그-디지털 변환기의 대
응하는 샘플링 레이트보다 더 높은, 전압 조정기의 디지털 제어기.
명 세 서
<관련 출원 데이터>[0001]
본 특허 출원은 2005년 3월 18일자로 출원된 미국 출원 제11/084,766호(2006년 11월 28일자로 미국 특허 제[0002]
7,141,956호로 특허됨)의 계속 출원인, 2006년 11월 27일자로 출원된 미국 특허 출원 제11/605,045의 일부 계속
출원(CIP)이다.
기 술 분 야
본 발명은 전압 조정기 회로에 관한 것으로서, 보다 상세하게는 향상된 조정을 위해 듀얼 피드백 루프를 사용하[0003]
는 스위치 모드 전압 조정기에 대한 디지털 제어에 관한 것이다.
배 경 기 술
이용가능한 DC(direct current) 레벨 전압을 다른 DC 레벨 전압으로 변환하는 스위치 모드 전압 조정기가 공지[0004]
되어 있다. 스위치 모드 전압 조정기는 부하에 결합된 출력 인덕터로의 전류의 흐름을 스위칭하여 출력 인덕터
에 선택적으로 에너지를 저장함으로써 조정된 DC 출력 전압을 부하에 제공한다. 강압용 컨버터(buck
converter)는 통상적으로 MOSFET 트랜지스터에 의해 제공되는 2개의 전력 스위치를 포함하고 있는 한 특정 유형
의 스위치 모드 전압 조정기이다. 부하와 병렬로 결합된 필터 커패시터(filter capacitor)는 출력 전류의 리플
등록특허 10-1117416
- 5 -
을 감소시킨다. 펄스폭 변조(pulse width modulation, PWM) 제어 회로는 출력 인덕터에서의 전류 흐름을 제어
하기 위해 교대로 전력 스위치의 게이팅을 제어하는 데 사용된다. PWM 제어 회로는 변하는 부하 조건에 응답하
여 전력 스위치에 인가되는 듀티비를 조절하기 위해 출력 전압 및/또는 전류 레벨을 반영하는 피드백 신호를 사
용한다.
종래의 PWM 제어 회로는 연산 증폭기 및 비교기 등의 아날로그 회로 성분을 사용하여 구성되어 있다. 그러나,[0005]
디지털 회로가 물리적 공간을 덜 차지하고 전력을 덜 소모하기 때문에, 아날로그 회로 성분 대신에 디지털 회로
를 사용하는 것이 바람직하다. 종래의 디지털 PWM 제어 회로는 제어될 신호(예를 들어, 출력 전압(V0))와 기준
전압 간의 차를 나타내는 오차 신호를 생성하는 감산기(subtractor)를 포함하고 있다. 아날로그-디지털 변환기
(ADC)는 이 오차 신호를 디지털 신호로 변환한다. 이 디지털 오차 신호는 전압 조정기 피드백 루프에 안정성을
제공하는 전달 함수 H(z)를 갖는 루프 보상 필터(loop compensation filter)에 제공된다. 디지털 펄스폭 변조
(digital pulse width modulator, DPWM)는 전압 조정기의 전력 스위치를 제어하는 데 사용되는 비례 펄스폭 변
조된 신호(proportional pulse width modulated signal)를 생성한다.
PWM 제어 회로의 복잡도를 낮추기 위해, 디지털 신호의 비트 수를 작은 수로 유지하는 것이 바람직하다. 그러[0006]
나, 동시에, 디지털 신호의 비트 수가 출력값의 정밀 제어를 보장하기에 충분한 분해능을 제공하기 위해 충분히
높을 필요가 있다. 출력 전압이 넓은 범위에 걸쳐 프로그램가능해야만 하는 경우, 감산기에서 작은 DC 오차를
유지하는 것이 훨씬 더 어렵고 따라서 설정치 정확도 오차(set point accuracy error)가 증가하게 된다. 이 회
로가 조절가능한 이득 및 오프셋을 제공함으로써 넓은 범위에 걸쳐 정확하게 될 수 있지만, 이로 인해 비용 및
복잡도가 증가하게 된다. 게다가, ADC는 변하는 부하 조건에 응답하기 위해 아주 빨라야 하고 피드백 루프의
빠른 과도 응답(fast transient response)을 가능하게 하여야 한다. 현재의 마이크로프로세서는 최대 20 A/㎲
의 공급 전류 슬루 레이트(supply current slew rate)를 나타내고 있고, 장래의 마이크로프로세서는 350 A/㎲보
다 큰 슬루 레이트에 도달할 것으로 예상되며, 그에 따라 전압 조정기의 극도로 빠른 응답을 요구하고 있다.
빈번히, 빠른 응답 시간과 DC 정밀도는 모순되는 요건이다. 디지털 신호의 비트 크기는 전달 함수 H(z)를 구현
하는 디지털 회로의 복잡도, 따라서 연관된 비용에도 영향을 준다.
따라서, 종래 기술의 이들 및 기타 단점을 극복하는 스위치 모드 전압 조정기를 디지털적으로 제어하는 시스템[0007]
및 방법을 제공하면 유익할 것이다. 보다 구체적으로는, 더 나은 반복성(repeatability) 및 정확도를 갖는 디
지털 회로를 사용하여 스위치 모드 전압 조정기를 제어하는 이중-루프 출력 전압 제어 회로를 제공하면 유익할
것이다.
<발명의 요약>[0008]
본 발명은 디지털 제어 시스템을 갖는 스위치 모드 전압 조정기를 제공한다. 일반적으로, 상기 전압 조정기는[0009]
상기 전압 조정기의 각자의 입력 단자와 출력 단자 사이에서 전력을 전달하도록 적응되어 있는 적어도 하나의
전력 스위치, 및 상기 전압 조정기의 출력에 응답하여 상기 전력 스위치의 동작을 제어하도록 적응되어 있는 디
지털 제어기를 포함하고 있다. 상기 디지털 제어기는 듀얼 디지털 제어 루프(dual digital control loop)를 더
포함하고 있으며, 제1 제어 루프는 높은 속도를 제공하지만 조정 정확도(regulation accuracy)가 낮으며, 제2
제어 루프는 높은 정확도를 갖지만 속도가 낮다. 따라서, 본 발명은 높은 속도 및 높은 정확도 둘다의 이점을
제공한다.
보다 상세하게는, 상기 제1 디지털 제어 루프는, 상기 전압 조정기의 제1 출력 측정치와 기준값 간의 차를 나타[0010]
내는 제1 디지털 오차 신호를 제공하는 제1 아날로그-디지털 변환기, 상기 제1 디지털 오차 신호에 기초하여 디
지털 제어 출력을 제공하는 제1 디지털 필터, 및 상기 전력 스위치에 제어 신호를 제공하는 디지털 펄스폭 변조
기를 포함한다. 상기 제어 신호는 상기 디지털 제어 출력에 대응하는 펄스폭을 갖는다. 상기 제2 디지털 제어
루프는 상기 전압 조정기의 제2 출력 측정치를 제공하는 제2 아날로그-디지털 변환기를 포함한다. 상기 제2 디
지털 제어 루프는 상기 제2 출력 측정치와 상기 기준값 간의 차를 나타내는 제2 디지털 오차 신호를 제공한다.
상기 제2 아날로그-디지털 변환기는 상기 제1 아날로그-디지털 변환기보다 높은 분해능을 갖는다. 상기 제1 출
력 측정치의 정확도를 향상시키기 위해 상기 제2 디지털 오차 신호가 상기 제1 디지털 제어 루프에 인가된다.
본 발명의 일 실시예에서, 상기 제1 디지털 제어 루프는 상기 전압 조정기 출력의 제1 디지털 측정치를 제공하[0011]
는 제1 아날로그-디지털 변환기, 제1 디지털 오차 신호 및 제2 디지털 오차 신호에 기초하여 디지털 제어 출력
을 제공하는 디지털 필터, 및 상기 디지털 제어 출력에 기초하여 상기 적어도 하나의 전력 스위치에 제어 신호
를 제공하는 디지털 펄스폭 변조기를 더 포함한다. 상기 제1 디지털 오차 신호는 상기 제1 디지털 측정치와 디
지털 기준값 간의 차(difference)를 포함한다. 상기 제2 디지털 오차 신호는 상기 제1 디지털 오차 신호와 상
등록특허 10-1117416
- 6 -
기 디지털 기준값의 시변 부분의 합(sum)을 포함한다.
상기 제2 디지털 제어 루프는 상기 전압 조정기 출력의 제2 디지털 측정치를 제공하는 제2 아날로그-디지털 변[0012]
환기를 포함한다. 상기 제2 아날로그-디지털 변환기는 상기 제1 아날로그-디지털 변환기보다 높은 분해능을 갖
는다. 상기 제2 디지털 제어 루프는 원하는 출력 전압 설정치에 기초하여 상기 디지털 기준값을 제공한다. 상
기 제2 디지털 제어 루프는 상기 제2 디지털 측정치와 상기 출력 전압 설정치 간의 차에 기초하여 상기 디지털
기준값의 시변 부분을 제공한다.
보다 상세하게는, 상기 디지털 필터는 비례, 적분 및 미분 산술 유닛을 포함한다. 상기 제1 디지털 오차 신호[0013]
는 상기 비례 및 미분 산술 유닛에 제공된다. 상기 제2 디지털 오차 신호는 상기 적분 산술 유닛에 제공된다.
양호한 실시예에 대한 이하의 상세한 설명으로부터, 당업자라면 스위치 모드 전압 조정기를 디지털적으로 제어[0014]
하는 시스템 및 방법을 보다 완전히 이해할 것임은 물론 이들의 부가적인 이점 및 목적을 실현할 것이다. 먼저
간략하게 기술되는 첨부 도면을 참조하여 본 발명이 기술되어 있다.
발명의 상세한 설명
본 발명은 스위치 모드 전압 조정기를 제어하는 디지털 이중-루프 출력 전압 제어 회로를 제공한다. 이하의 상[0023]
세한 설명에서, 유사한 참조 번호는 하나 이상의 도면에서 유사한 구성요소를 나타내는 데 사용된다.
도 1은 종래의 디지털 제어 회로를 갖는 스위치 모드 전압 조정기(10)를 나타낸 것이다. 전압 조정기(10)는 입[0024]
력 DC 전압 Vin을 저항 부하(20)(Rload)에 인가되는 출력 DC 전압 Vo로 변환하는 강압용 컨버터 토폴로지(buck
converter topology)를 포함하고 있다. 전압 조정기(10)는 MOSFET 소자에 의해 제공되는 한 쌍의 전력 스위치
(12, 14)를 포함하고 있다. 하이측 전력 스위치(12)의 드레인 단자는 입력 전압 Vin에 결합되어 있고, 로우측
전력 스위치(14)의 소스 단자는 접지에 접속되어 있으며, 전력 스위치(12)의 소스 단자와 전력 스위치(14)의 드
레인 단자가 서로 결합되어 상노드(phase node)를 정의한다. 출력 인덕터(16)는 상노드와 출력 전압 Vo를 제공
하는 단자 사이에 직렬로 결합되어 있고, 커패시터(18)이 저항 부하 Rload와 병렬로 결합되어 있다. 각자의 구동
기(22, 24)는 전력 스위치(12, 14)의 게이트 단자를 교대로 구동한다. 차례로, 디지털 제어 회로(30)(이하에서
설명함)는 구동기(22, 24)의 동작을 제어한다. 전력 스위치(12, 14)의 열기 및 닫기는 상노드에 일반적으로 직
사각형 파형을 갖는 중간 전압을 제공하며, 출력 인덕터(16) 및 커패시터(18)에 의해 형성되는 필터가 이 직사
각형 파형을 거의 DC인 출력 전압 Vo으로 변환시킨다.
디지털 제어 회로(30)는 전압 조정기(10)의 출력 부분으로부터 피드백 신호를 수신한다. 도 1에 도시된 바와[0025]
같이, 이 피드백 신호는 출력 전압 Vo에 대응하지만, 이 피드백 신호가 대안으로서(또는 부가하여) 저항 부하
Rload에 의해 도출되는 출력 전류에 대응할 수 있거나 이들의 조합일 수 있다는 것을 잘 알 것이다. 피드백 경로
는 검출된 출력 전압 Vo을 대표 전압 레벨로 감소시키기 위해 저항기(26, 28)에 의해 제공되는 전압 분배기를
더 포함하고 있을 수 있다. 디지털 제어 회로(30)는 출력 전압 Vo(또는 출력 전류)을 원하는 레벨로 조정하도
록 제어되는 듀티비를 갖는 펄스폭 변조된 파형을 제공한다. 예시적인 전압 조정기(10)가 강압용 컨버터 토폴
로지를 갖는 것으로 도시되어 있지만, 디지털 제어 회로(30)를 사용하는 전압 조정기(10)의 피드백 루프 제어의
사용이 다른 공지의 전압 조정기 토폴로지(분리된 또는 비분리된 구성으로 되어 있는 승압용 및 승강압용 컨버
터 등)에 똑같이 적용될 수 있다는 것을 잘 알 것이다.
보다 상세하게는, 디지털 제어 회로(30)는 감산기(32), 아날로그-디지털 변환기(ADC)(34), 디지털 필터(36) 및[0026]
디지털 펄스폭 변조기(DPWM)(38)를 포함하고 있다. 감산기(32)는 입력으로서 피드백 신호(즉, 출력 전압 Vo)
및 기준 전압(Ref)를 수신하고, 아날로그 전압 오차 신호(Ref - Vo)를 제공한다. ADC(34)는 전압 오차 신호의
디지털 표현을 생성한다. 디지털 필터(36)는 전압 오차 신호를 DPWM(38)에 제공되는 디지털 출력으로 변환시키
는 전달 함수 H(z)를 가지며, DPWM(38)은 디지털 출력을 비례 펄스폭을 갖는 파형으로 변환한다. 상기한 바와
같이, DPWM(38)에 의해 펄스폭-변조된 파형은 각자의 구동기(22, 24)를 통해 전력 스위치(12, 14)의 게이트 단
자에 결합된다. 디지털 필터(36)는 디지털 필터의 성능 특성을 변경시키기 위해 적절한 입력을 통해 선택적으
로 수정될 수 있는 필터 계수들을 갖는 무한 임펄스 응답(IIR) 필터를 더 포함하고 있을 수 있다. 상기한 바와
같이, 종래의 디지털 제어 회로(30)의 단점은, 감산기(32)가 제한된 정적 정확도(limited static accuracy)를
갖는다는 것이다.
디지털 제어 회로(30)의 출력 전압 설정치 정확도를 향상시키기 위해, 도 2에 도시된 바와 같이, 제2 아날로그[0027]
제어 루프(40)가 추가될 수 있다. 제2 제어 회로는 증폭기(46) 및 적분기(48)를 포함하고 있다. 제1 제어 루
등록특허 10-1117416
- 7 -
프에서와 같이, 제2 제어 루프(40)는 전압 조정기(10)의 출력 부분으로부터 출력 전압 Vo에 대응하는 피드백 신
호를 수신한다. 이 피드백 경로는 검출된 출력 전압 Vo을 대표 전압 레벨로 감소시키기 위해 저항기(42, 44)에
의해 제공되는 전압 분배기를 더 포함하고 있을 수 있다. 이 피드백 신호는 증폭기(46)의 반전 입력 단자에 제
공되고, 증폭기의 비반전 입력 단자는 기준 전압에 결합되어 있다. 증폭기(46)는 감산기(32)보다 낮은 대역폭
을 갖도록 선택되며, 그에 따라 더 높은 정확도를 가능하게 하지만 속도가 낮다. 증폭기(46)의 출력은 적분기
(48)에 제공되고, 이 적분기(48)는 차례로 적당한 저항기를 통해 제1 루프의 감산기(32)에 조절 전압을 제공한
다. 적분기(48)는 정상 상태 동작 동안에 제2 제어 루프의 오차 신호가 0에 있도록 한다. 제1 제어 루프는 빠
른 과도 응답을 제공하고, 제2 제어 루프는 정상 상태 조건 하에서 높은 DC 정확도를 제공한다.
이제 도 3을 참조하면, 본 발명의 제1 실시예에 따른, 디지털 이중-루프 제어 회로를 갖는 스위치 모드 전압 조[0028]
정기가 도시되어 있다. 이 디지털 제어 회로는 디지털 제어 회로, 따라서 전압 조정기의 동작을 제어하는 데이
터를 수신하고 상태 정보를 다시 호스트 시스템으로 전송하기 위해 호스트 시스템과의 양방향 데이터 통신을 가
능하게 하는 직렬 인터페이스(52)를 포함하고 있다. 디지털-아날로그 변환기(56)는 직렬 인터페이스(52)에 결
합되어 있다. 직렬 인터페이스(52)를 통해 호스트 시스템으로부터 제공되는(또는 직렬 인터페이스(52) 내의 메
모리에 보유되어 있는) 디지털 기준 전압은 디지털-아날로그 변환기(56)에 의해 기준 전압으로 변환되며, 이 기
준 전압은 차례로 출력 전압 Vo으로 표현된 것과 비교하기 위해 감산기(32)에 제공된다. 이와 같이, 호스트 시
스템은 기준 전압을 정의할 수 있고, 그에 따라 출력 전압 Vo을 제어할 수 있다. 직렬 인터페이스(52)는 또한
호스트 시스템으로부터 디지털 필터(36)로 필터 계수값을 전달하고 그에 따라 디지털 필터(36)의 특성을 제어한
다. 이와 관련하여, 디지털 제어 회로는 도 1과 관련하여 상기한 회로와 거의 동일한 제1 제어 루프를 포함하
고 있다.
제2 디지털 제어 루프는 아날로그-디지털 변환기(58) 및 디지털 필터 회로(70)에 의해 제공된다. 아날로그-디[0029]
지털 변환기(58)는 저항기(62, 66)에 의해 제공된 전압 분배기에 의해 대표 전압 레벨로 감소된 출력 전압 Vo에
대응하는 피드백 신호를 수신한다. 아날로그-디지털 변환기(58)는 모니터링 회로(54)를 통해 직렬 인터페이스
(52)에 결합되어 있다. 이와 같이, 아날로그-디지털 변환기(58)는 출력 전압의 정확한 디지털 측정을
제공하고, 이 정보가 모니터링 회로 및 직렬 인터페이스(52)를 통해 다시 호스트 시스템으로 전달될 수 있다.
본 발명의 양호한 실시예에서, 디지털-아날로그 변환기(56)는 모니터링 아날로그-디지털 변환기(58)보다 훨씬
더 낮은 분해능을 갖는다. 디지털-아날로그 변환기(56)의 분해능은 서로 다른 부하 Rload의 특정의 공급 전압 요
건에 대응하도록 선택된다. 아날로그-디지털 변환기(34)는 작은 변환 범위를 갖지만, 고속일 필요가 있다. 얼
마간의(some) 잔류 리플 전압이 조정기의 출력에 항상 존재하고 아날로그-디지털 변환기(34)가 빠른 응답 시간
을 가질 필요가 있기 때문에, 리플 전압이 필터링 제거될 수 없는데, 그 이유는 이렇게 하면 변환 프로세스가
느려지기 때문이다. 따라서, 리플은 제1 루프에 부가의 오차 신호를 야기한다. 모니터링 아날로그-디지털 변
환기(58)는 약간 낮은 샘플링 레이트로 동작할 수 있지만, 정확해야만 한다. 정확도를 증가시키기 위해, 모니
터링 아날로그-디지털 변환기(58)는 그의 입력에 안티-앨리어싱 필터(anti-aliasing filter)를 포함하게 되며,
이 안티-앨리어싱 필터도 역시 조정기의 출력에서 보이는 리플 전압을 감소시켜준다. 따라서, 이 아날로그-디
지털 변환기(58)는 출력의 정확한 평균값을 측정하며, 그에 따라 아날로그-디지털 변환기(34)보다 본질적으로
더 나은 정확도를 갖는다.
디지털 필터 회로(70)는 디지털 비교기(76), 디지털 필터(74) 및 가변 저항기(72)를 더 포함하고 있다. 디지털[0030]
비교기(76)는 제1 입력에서 호스트 시스템에 의해 제공되는 디지털 기준값을 받고 제2 입력에서 출력 전압 Vo의
디지털 측정치를 받아서, 디지털 오차값을 생성한다. 이 디지털 오차값은 디지털 필터(74)를 통과하여 가변 저
항기(72)의 설정을 제어한다. 가변 저항기(72)는 저항기(28, 64)에 의해 정의되는 전압 분배기의 일부이다.
그에 따라, 감산기(32)에 제공되는 출력 전압 Vo의 표현이 가변 저항기(72)의 설정을 제어함으로써 조절될 수
있다.
도 4는 디지털 필터 회로(70)의 일 실시예를 보다 상세히 나타낸 것이다. 상기한 바와 같이, 디지털 기준값은[0031]
보통 아날로그-디지털 변환기(58)의 모니터링 출력보다 낮은 분해능을 갖는다. 도 4의 실시예에서, 기준 신호
는 9-비트 분해능을 가지며, 모니터링 출력은 12-비트 분해능을 갖는다. 디지털 비교기(82)는 2개의 12-비트
입력을 갖는 것으로 도시되어 있다. 기준 신호는 8과 곱해져(즉, 3개의 트레일링 0 비트를 추가하여) 모니터
링 출력과 동일한 폭으로 스케일링된다. 디지털 비교기(82)는 이들 값을 비교하여 2개의 출력(즉, A > B 및 A
< B)을 생성한다. 이 2개의 신호는 적분기로서 역할하는 업/다운 카운터(84)를 제어한다. 따라서, 이 카운터
는 기준 신호가 모니터링 출력을 초과할 때(A > B일 때) 증가되고, 이 카운터는 모니터링 출력이 기준 신호를
초과할 때(A < B일 때) 감소된다. 카운터(84)는 오버롤(over-roll)하지 않도록 선택된다(즉, 카운터는 0 아래
등록특허 10-1117416
- 8 -
로 내려가지 않으며 그의 최대값에 도달할 때 멈춘다). 도 4에 도시된 바와 같이, 카운터(84)는 0 내지 15의
범위를 갖는 4-비트 분해능을 갖는다.
가변 저항기는 전계 효과 트랜지스터(861-864)로 이루어져 있으며, 각각의 트랜지스터는 소스 단자가 접지에 결[0032]
합되어 있고 각자의 드레인 단자가 저항기(882-885)에 결합되어 있다. 저항기(881 및 921-924)는 연속적으로 있
는 트랜지스터(861-864) 사이에 서로 직렬로 결합되어 있다. 트랜지스터(861-864)의 게이트 단자는 카운터(84)
의 4-비트 출력의 각자의 비트에 결합되어 있다. 전계 효과 트랜지스터(861-864)를 개별적으로 활성화시키고 그
에 따라 연관된 저항기를 병렬로 결합시킴으로써, 가변 저항기의 유효 저항이 변화된다. 저항기들의 값은 카운
터가 0부터 15까지 변할 때 출력 전압이 (예를 들어, -2%에서 +2%까지) 변하도록 선택될 수 있다.
카운터(84)는 제1 디지털 제어 루프의 PWM 주파수보다 실질적으로 더 낮은 주파수를 갖는 신호에 의해 클로킹된[0033]
다(clocked). 본 발명의 일 실시예에서, 카운터(84)는 PWM 주파수보다 100배 내지 1000배 더 낮은 주파수를 갖
는 신호에 의해 클로킹된다. 그에 따라, 제2 디지털 제어 루프는 제1 디지털 제어 루프보다 실질적으로 더 느
리지만, 모니터링 아날로그-디지털 변환기(58)의 더 큰 분해능을 고려하면 더 높은 정확도를 제공한다.
디지털 비교기(82) 및 카운터(84)가 간단한 디지털 회로이기 때문에, 양 디지털 제어 루프를 포함하는 하나의[0034]
디지털 제어 회로 내에 이들 회로를 구현하는 것은 비교적 쉽다. 이 실시예의 단점은 디지털 필터(74)가 여전
히 아날로그 회로, 즉 가변 저항기(72)에 작용한다는 것이다. 따라서, 디지털 보정값이 제1 디지털 제어 루프
에 작용하기 전에 아날로그 신호로 다시 변환된다. 따라서, 완전히 디지털적인 회로를 사용하여 구현될 수 있
는 제어 회로를 갖는 것이 더 유익할 것이다.
이제 도 5를 참조하면, 본 발명의 제2 실시예에 따른, 디지털 이중-루프 제어 회로를 갖는 스위치 모드 전압 조[0035]
정기가 도시되어 있다. 이 실시예는 디지털 비교기(102), 디지털 필터(104) 및 가산기(106)를 갖는 디지털 필
터 회로(100)를 포함한다는 점에서 이전의 실시예와 다르다. 이전의 실시예에서와 같이, 디지털 비교기(102)는
호스트 시스템에 의해 제공되는(또는 메모리에 보유되어 있는) 디지털 기준값을 출력 전압 Vo의 디지털 측정치
와 비교하고, 디지털 오차값을 생성한다. 이 디지털 오차값은 디지털 필터(104)를 통과하여 디지털 값을 가산
기(106)에 제공한다. 이 가산기는 디지털 기준값과 필터링된 디지털 값을 결합시켜 조절된 디지털 기준값을 생
성한다. 이 조절된 디지털 기준값은 디지털-아날로그 변환기(56)에 제공되고, 이 디지털-아날로그 변환기(56)
는 이 디지털 기준값을 기준 전압으로 변환하며, 이 기준 전압은 차례로 출력 전압 Vo의 표현과 비교하기 위해
감산기(32)에 제공된다. 따라서, 디지털 필터(104)는 제1 제어 루프의 저항 분배기를 사용하지 않고 직접 기준
값을 수정한다.
기준 디지털-아날로그 변환기(56)가 모니터링 아날로그-디지털 변환기(58)보다 낮은 분해능을 갖기 때문에, 조[0036]
절된 디지털 기준값이 디지털-아날로그 변환기의 이산치들 사이에 있을 수 있으며, 이는 제2 디지털 제어 루프
가 훨씬 더 느린 주파수로 동작한다는 사실에 의해 악화된다. 그에 따라, 본 발명의 일 실시예에서, 디지털 필
터 회로(100)는 기준 디지털-아날로그 변환기(56)의 분해능을 실질적으로 증가시키도록 적응되어 있다.
게다가, 디지털 필터 회로(100)는 제1 디지털 제어 루프가 저역 통과 필터 특성을 갖는다는 사실을 이용한다.
상세하게는, 디지털 기준값이 충분히 빠르게 한 카운트씩 상승 및 하강될 수 있는 경우, 제1 디지털 제어 루프
는 변하는 기준값을 평균하여 기준 디지털-아날로그 변환기(56)의 출력에 평균 기준값을 제공하게 된다.
보다 구체적으로는, 도 6은 도 5의 디지털 필터 회로(100)를 보다 상세히 나타낸 것이다. 이 디지털 필터 회로[0037]
는 디지털 기준값의 디더링(dithering)을 제공하는 위상 누산기(phase accumulator)를 포함하고 있다. 디지털
필터 회로는 또한 카운터(112), 가산기(114, 116, 120), 및 위상 변환기(phase converter)(118)를 포함하는 것
으로 도시되어 있다. 도 4의 실시예에서와 같이, 디지털 비교기(102)는 모니터링된 값과 기준값을 비교하여 2
개의 출력(즉, A > B 및 A < B)을 생성한다. 이 2개의 신호는 적분기로서 역할하는 업/다운 카운터(112)를 제
어한다. 따라서, 이 카운터는 기준 신호가 모니터링 출력을 초과할 때(A > B일 때) 증가되고, 이 카운터는 모
니터링 출력이 기준 신호를 초과할 때(A < B일 때) 감소된다. 카운터(112)는 6-비트 디지털 오차값을
생성하고, 이 오차값은 최상위 2 비트가 가산기(114)에 제공되고 최하위 4 비트가 가산기(120)에 제공되도록 나
누어진다. 이들 최하위 비트는 보정 신호(correction signal)의 소수 부분으로 생각되고 시간에 따라 위상 레
지스터(118)에 의해 디더링되며, 이 위상 레지스터(118)는 4-비트 오차값의 연속합(continuous sum)을
저장한다. 가산기(120)는 위상 레지스터(118)와 결합되어 위상 누산기를 제공하며, 이 위상 누산기에서 오차값
의 하위 4비트가 위상값에 가산되고, 차례로 위상 레지스터에 피드백된다. 가산기(120)가 오버플로우할
때마다, 가산기(120)는 캐리 비트를 생성하며, 이 캐리 비트가 가산기(116)에 제공된다. 가산기(114)에 의해
등록특허 10-1117416
- 9 -
생성된 디지털 오차값으로부터의 캐리를 가산함으로써, 가산기(116)는 디지털 오차값 E(5:0)의 소수 부분을 디
더링한다.
예로서, 디더링된 기준의 평균값이 0, 1/16, 2/16, ... 15/16, ... 3 14/16, 3 15/16 등의 증분으로 설정될 수[0038]
있다. 따라서, 높은 분해능을 갖는 디지털-아날로그 변환기를 필요로 하지 않고 제1 루프의 출력 전압을 보다
정확하게 제어할 수 있게 하기 위해 디지털-아날로그 변환기(56)의 분해능이 소수 단위로 프로그램될 수 있다.
이제 도 7을 참조하면, 본 발명의 제3 실시예에 따른, 디지털 이중-루프 제어 회로를 갖는 스위치 모드 전압 조[0039]
정기가 도시되어 있다. 이 실시예는 출력 전압 Vo의 오차 대신에 출력 전압 Vo를 직접 디지털 값으로 변환한다
는 점에서 이전의 실시예들과 다르다. 출력 전압 Vo이 아날로그-디지털 변환기(34)에 직접 인가되고, 이 아날
로그-디지털 변환기(34)는 디지털 값을 감산기(132)에 제공한다. 이전의 실시예에서와 같이, 디지털 비교기
(102)는 제1 입력에서 호스트 시스템에 의해 제공되는 디지털 기준값을 받고 제2 입력에서 출력 전압 Vo의 디지
털 측정치를 받아, 디지털 오차 신호를 생성한다. 이 디지털 오차 신호는 디지털 필터(104)를 통과하여, 디지
털 값을 가산기(106)에 제공한다. 가산기(106)는 디지털 기준값을 필터링된 디지털 값과 결합시켜 조절된 디지
털 기준값을 생성한다. 조절된 디지털 기준값이 감산기(132)에 제공되고, 감산기(132)는 조절된 디지털 기준값
으로부터 출력 전압 Vo의 디지털 값을 감산한다.
이전의 실시예에서와 같이, 디지털 필터(104)는 제1 제어 루프 내의 저항 분배기를 사용하지 않고 기준값을 직[0040]
접 수정한다. 그러나, 이 구성에서의 단점은 제2 피드백 위상 누산기에 의해 발생되는 시변 기준값(time
varying reference value)이 메인 피드백 루프에 노이즈를 부가한다는 것이다. 이것은 스위치 모드 전압 조정
기의 출력 전압 리플 및 노이즈에 부정적 영향을 미친다.
도 8은 메인 피드백 루프에서의 노이즈를 최소화시키는, 스위치 모드 전압 조정기에서 사용하는 디지털 제어기[0041]
를 나타낸 것이다. 기준값이 소수 최하위 비트(LSB) 설정치 정확도를 제공하기 위해 시불변 부분(time
invariant portion)(즉, 느리게 변하는 부분)과 변조를 포함하는 시변 부분(time varying portion)을 포함하도
록 메인 루프 및 2차 루프 둘다가 분리되어 있다. 메인 루프에서, 디지털 필터는 개별적인 비례 산술 유닛
(144), 적분 산술 유닛(146) 및 미분 산술 유닛(142)(이들 유닛의 출력이 가산기(148)에 의해 결합됨)을 갖는
종래의 PID 필터로서 구현된다. 도 7에서와 같이, 조절된 디지털 기준값이 감산기(132)에 제공되고, 이 감산기
(132)는 출력 전압 Vo의 디지털 값을 조절된 디지털 기준값으로부터 감산하여 제1 오차 신호(VERR1[7:0])를 산
출한다. 제1 오차 신호는 미분 산술 유닛(142) 및 비례 산술 유닛(144)에 직접 제공되고, 가산기(152)에 의해
기준값의 시변 부분(캐리)에 가산되어 제2 오차 신호(VERR2[7:0])를 산출한다. 제2 오차 신호는 적분 산술 유
닛(146)에 제공된다. 비례, 적분 및 미분 산술 유닛(144, 146, 144)의 결합된 출력이 디지털 펄스폭 변조기
(DPWM)(38)에 제공된다.
도 7에서와 같이, 2차 루프는 디지털 기준값의 디더링을 제공하는 위상 누산기를 포함하는 디지털 필터를 포함[0042]
하고 있다. 이 디지털 필터는 카운터(162), 가산기(174) 및 위상 변환기(172)를 포함하고 있다. 카운터(162)
및 위상 변환기(172)는 공통의 클럭에 의해 구동된다. 디지털 비교기(102)는 모니터링된 전압값과 기준 전압값
을 비교하여 2개의 출력(즉, A > B 및 A < B)을 생성한다. 이 2개의 신호가 적분기로서 역할하는 업/다운 카운
터(162)를 제어한다. 따라서, 카운터(162)는 기준 신호가 모니터링 출력을 초과할 때(A > B일 때) 증가되고,
카운터는 모니터링 출력이 기준 신호를 초과할 때(A < B일 때) 감소된다. 카운터(162)는 6-비트 디지털 오차값
(E[5:0])을 생성하며, 이 오차값은 최상위 2 비트(E[5:4])가 가산기(106)에 제공되고 최하위 4 비트(E[3:0])가
가산기(174)에 제공되도록 나누어진다. 이들 최하위 비트는 보정 신호의 소수 부분으로 생각되고 시간에 따라
위상 레지스터(172)에 의해 디더링되며, 이 위상 레지스터(172)는 4-비트 오차값의 연속합(continuous sum)을
저장한다. 가산기(174)는 위상 레지스터(172)와 결합되어 위상 누산기(170)를 제공하며, 이 위상 누산기에서
오차값의 하위 4비트가 위상값에 가산되고, 차례로 위상 레지스터에 피드백된다. 가산기(174)가 오버플로우할
때마다, 가산기(174)는 캐리 비트를 생성하며, 이 캐리 비트가 가산기(152)에 제공된다. 가산기(174)에 의해
생성된 디지털 오차값으로부터의 캐리를 가산함으로써, 가산기(152)는 디지털 오차값 E(5:0)의 소수 부분을 디
더링한다.
필터의 적분 산술 유닛(146)은 출력 전압 Vo 평균값을 설정한다. 비례 및 미분 산술 유닛(144, 142)은 양호한[0043]
과도 응답을 보장한다. 디지털 필터의 적분 부분에만 시변 오차값을 제공함으로써, 본 발명은 2가지 목적을 달
성한다. 첫째, 메인 루프에서의 출력 전압 Vo의 측정치가 아날로그-디지털 변환기(34)의 출력(VO[7:0])의 최하
위 비트(LSB)의 소수 부분인 시변 기준값의 평균으로 안정된다. 이것에 의해 평균 출력 전압 Vo이 아날로그-디
지털 변환기(34)가 통상적으로 가능하게 하는 것보다 작은 스텝으로 설정될 수 있게 된다. 둘째, 기준값의 시
등록특허 10-1117416
- 10 -
변 부분이 디지털 필터의 적분 산술 유닛(146)에만 제공된다. 적분기가 저역 통과 필터를 제공하기 때문에, 기
준값의 변동이 적분 산술 유닛(146)에 의해 크게 감쇠된다. 이것은 제어 루프의 부가 노이즈를 최소한으로 유
지한다.
따라서, 스위치 모드 전압 조정기를 디지털적으로 제어하는 시스템 및 방법의 양호한 실시예에 대해 기술하였지[0044]
만, 당업자에게는 이 시스템의 어떤 이점들이 달성되었다는 것이 명백할 것이다. 또한, 본 발명의 다양한
수정, 변형 및 대안적인 실시예가 본 발명의 범위 및 정신 내에서 이루어질 수 있다는 것을 잘 알 것이다. 본
발명은 또한 이하의 청구 범위에 의해 한정된다.
도면의 간단한 설명
도 1은 종래의 디지털 제어 회로를 갖는 스위치 모드 전압 조정기를 나타낸 도면이다.[0015]
도 2는 제2 아날로그 제어 루프를 구비한 디지털 제어 회로를 갖는 스위치 모드 전압 조정기를 나타낸[0016]
도면이다.
도 3은 본 발명의 제1 실시예에 따른, 디지털 이중-루프 제어 회로를 갖는 스위치 모드 전압 조정기를 나타낸[0017]
도면이다.
도 4는 도 3의 디지털 이중-루프 제어 회로에서 사용하는 예시적인 디지털 필터를 나타낸 도면이다.[0018]
도 5는 본 발명의 제2 실시예에 따른, 디지털 이중-루프 제어 회로를 갖는 스위치 모드 전압 조정기를 나타낸[0019]
도면이다.
도 6은 도 5의 디지털 이중-루프 제어 회로에서 사용하는 예시적인 디지털 필터를 나타낸 도면이다.[0020]
도 7은 본 발명의 제3 실시예에 따른, 디지털 이중-루프 제어 회로를 갖는 스위치 모드 전압 조정기를 나타낸[0021]
도면이다.
도 8은 도 7의 디지털 이중-루프 제어 회로와 관련하여 사용하는 설정치 변조(setpoint modulation)를 갖는 예[0022]
시적인 디지털 제어기를 나타낸 도면이다.
도면
도면1
등록특허 10-1117416
- 11 -
도면2
도면3
등록특허 10-1117416
- 12 -
도면4
도면5
등록특허 10-1117416
- 13 -
도면6
등록특허 10-1117416
- 14 -
도면7
도면8
등록특허 10-1117416
- 15 -