(19) 대한민국특허청(KR)
(12) 공개특허공보(A)
(11) 공개번호 10-2011-0123735
(43) 공개일자 2011년11월15일
(51) Int. Cl.
G11C 16/34 (2006.01) G11C 16/06 (2006.01)
(21) 출원번호 10-2011-7018271
(22) 출원일자(국제출원일자) 2010년02월04일
심사청구일자 없음
(85) 번역문제출일자 2011년08월04일
(86) 국제출원번호 PCT/US2010/000318
(87) 국제공개번호 WO 2010/090746
국제공개일자 2010년08월12일
(30) 우선권주장
61/207,020 2009년02월05일 미국(US)
(71) 출원인
에이플러스 플래시 테크놀러지, 인크.
미국, 캘리포니아 95112, 산 조세, 잔컬 로드,
1982에이
(72) 발명자
리 피터 더블유.
미국 캘리포니아 95070 새러토가 파이크 로드
13990
(74) 대리인
김경희
전체 청구항 수 : 총 71 항
(54) 낸드에 기초한 놀 타입 플래쉬 메모리에 있어서 과잉삭제의 관리
(57) 요 약
판독 작업 동안 누설 전류가 데이터를 파괴하는 것을 방지하기 위해 임계 전압 레벨들을 설정하기 위해 이중 전
하 보유 트랜지스터 놀 플래쉬 메모리 셀들을 삭제하는 것에 의한, 이중 전하 보유 트랜지스터 놀 플래쉬 메모리
셀들의 어레이 블록을 작동하는 장치 및 방법이 개시된다. 상기 놀 플래쉬 메모리 셀들의 어레이 블록의 삭제는,
상기 어레이 블록의 블록 섹션 중 하나를 선택하는 것에 시작되고, 상기 전하 보유 트랜지스터들이 제1프로그램
상태의 하위 한계와 상위 한계 사이의 임계 전압들을 가질 때까지 삭제, 삭제 확인, 과잉삭제 확인, 및 프로그래
밍은 반복된다. 전체 블록이 양의 임계 레벨로 삭제되고 재프로그램될 때까지 다른 블록 섹션들은 선택되고 상기
전하 보유 트랜지스터들이 상기 제1프로그램 상태의 하위 한계와 상위 한계 사이의 임계 전압들을 가질 때까지
삭제, 삭제 확인, 과잉삭제 확인, 및 프로그래밍이 반복된다.
대 표 도 - 도5
공개특허 10-2011-0123735
- 1 -
특허청구의 범위
청구항 1
과잉삭제의 교정을 위한 이중 전하 보유 트랜지스터 놀 플래쉬 메모리 장치를 작동하는 방법에 있어서,
이중 전하 보유 트랜지스터 놀 플래쉬 셀들의 페이지들의 블록을 삭제하는 단계를 포함하고, 상기 삭제 단계는,
상기 이중 전하 보유 트랜지스터 놀 플래쉬 셀들의 블록의 복수의 블록 섹션들 중 하나의 블록 섹션을 선택하는
단계;
상기 이중 전하 보유 트랜지스터 놀 플래쉬 셀들의 상기 선택된 블록 섹션의 복수의 전하 보유 트랜지스터들을
삭제하는 단계;
상기 전하 보유 트랜지스터들의 상기 블록 섹션의 각 페이지가 제1프로그램 상태의 상위 한계의 임계 전압 레벨
까지 삭제됨을 확인하는 단계;
상기 블록 섹션의 선택된 페이지 안의 상기 전하 보유 트랜지스터들 중 어느 하나라도 상기 제1프로그램 상태의
상위 한계보다 큰 임계 전압 레벨을 가지면, 상기 전하 보유 트랜지스터들 모두가 상기 제1프로그램 상태의 상
위 한계보다 작은 임계 전압 레벨들을 가질 때까지 반복적으로 상기 선택된 블록 섹션을 삭제하고 상기 전하 보
유 트랜지스터의 선택된 페이지를 확인하는 단계;
상기 전하 보유 트랜지스터들의 각각의 페이지가 상기 제1프로그램 상태의 하위 한계보다 작은 임계 전압 레벨
까지 과잉삭제되지 않음을 확인하는 단계; 및
하나의 선택된 페이지의 상기 전하 보유 트랜지스터들 중 어느 하나라도 상기 제1프로그램 상태의 하위 한계보
다 작은 임계 전압 레벨을 가지면, 상기 하나의 선택된 페이지의 상기 전하 보유 트랜지스터들이 상기 제1프로
그램 상태의 하위 한계보다 큰 임계 전압 레벨들을 가지도록 반복적으로 프로그래밍하고 확인하는 단계를 포함
하는, 과잉삭제의 교정을 위한 이중 전하 보유 트랜지스터 놀 플래쉬 메모리 장치를 작동하는 방법.
청구항 2
제 1 항에 있어서,
상기 이중 전하 보유 놀 플래쉬 메모리 셀들의 블록의 열들의 쌍들은 하나의 전역 비트 라인과 하나의 전역 소
스 라인을 공유하고, 상기 확인하는 단계는,
상기 전하 보유 트랜지스터들의 선택된 페이지에 연결된 열들의 쌍들 중 제1열을 선택하는 단계;
상기 열들의 쌍들 중 제1열에 연결된 전하 보유 트랜지스터들을 확인하는 단계;
확인으로부터 상기 열들의 쌍들 중 제2열을 금지하는 단계;
상기 열들의 쌍들 중 상기 제1열에 연결된 상기 전하 보유 트랜지스터들을 확인할 때, 상기 열들의 쌍들 중 제2
열을 선택하는 단계;
상기 열들의 쌍들 중 제2열에 연결된 전하 보유 트랜지스터들을 확인하는 단계; 및
확인으로부터 상기 열들의 쌍들 중 상기 제1열을 금지하는 단계를 포함하는, 과잉삭제의 교정을 위한 이중 전하
보유 트랜지스터 놀 플래쉬 메모리 장치를 작동하는 방법.
청구항 3
제 1 항에 있어서,
상기 이중 전하 보유 트랜지스터 놀 플래쉬 셀들의 블록의 복수의 블록 섹션들 중 선택되지 않은 블록 섹션들의
삭제를 금지하는 단계를 더 포함하는, 과잉삭제의 교정을 위한 이중 전하 보유 트랜지스터 놀 플래쉬 메모리 장
치를 작동하는 방법.
청구항 4
공개특허 10-2011-0123735
- 2 -
제 1 항에 있어서,
상기 복수의 블록 섹션들의 다른 블록 섹션을 반복하여 선택하는 단계; 및
상기 다른 블록 섹션의 전하 보유 트랜지스터들이 상기 제1프로그램 상태의 상위 한계와 상기 제1프로그램 상태
의 하위 한계 사이에서 임계 전압들을 가질 때까지 반복적으로 삭제, 삭제 확인, 프로그래밍, 및 과잉삭제 확인
하는 단계를 더 포함하는, 과잉삭제의 교정을 위한 이중 전하 보유 트랜지스터 놀 플래쉬 메모리 장치를 작동하
는 방법.
청구항 5
제 1 항에 있어서,
상기 전하 보유 트랜지스터의 한 페이지를 삭제하는 단계는,
삭제될 한 페이지를 선택하는 단계;
삭제로부터 선택되지 않은 페이지들을 금지하는 단계;
상기 선택된 페이지를 삭제하는 단계;
상기 전하 보유 트랜지스터의 임계 전압 레벨들이 상기 제1프로그램 상태의 상위 한계보다 작음을 확인하는 단
계; 및
상기 임계 전압 레벨들이 상기 제1프로그램 상태의 상위 한계보다 모두 작아질 때까지 반복적으로 삭제 및 삭제
확인하는 단계;
상기 전하 보유 트랜지스터들의 상기 선택된 한 페이지가 상기 제1프로그램 상태의 하위 한계보다 작은 임계 전
압 레벨까지 과잉삭제되지 않음을 확인하는 단계;
상기 전하 보유 트랜지스터들의 어느 하나의 임계 전압 레벨들이 상기 제1프로그램 상태의 하위 한계보다 작다
면, 상기 전하 보유 트랜지스터들 모두가 상기 제1프로그램 상태의 하위 한계보다 큰 임계 전압 레벨들을 가질
때까지 프로그래밍 및 과잉삭제 확인하는 단계에 의하는, 과잉삭제의 교정을 위한 이중 전하 보유 트랜지스터
놀 플래쉬 메모리 장치를 작동하는 방법.
청구항 6
제 5 항에 있어서,
상기 이중 전하 보유 놀 플래쉬 메모리 셀들의 상기 블록의 열들의 쌍들은 하나의 전역 비트 라인 및 하나의 전
역 소스 라인을 공유하고, 상기 확인하는 단계는,
상기 전하 보유 트랜지스터들의 선택된 페이지에 연결된 열들의 쌍들 중 제1열을 선택하는 단계;
상기 열들의 쌍들 중 상기 제1열에 연결된 전하 보유 트랜지스터들을 확인하는 단계;
확인으로부터 상기 열들의 쌍들 중 제2열을 금지하는 단계;
상기 제1열에 연결된 상기 전하 보유 트랜지스터들을 확인할 때, 상기 열들의 쌍들 중 상기 제2열을 선택하는
단계;
상기 열들의 쌍들 중 상기 제2열에 연결된 전하 보유 트랜지스터들을 확인하는 단계; 및
확인으로부터 상기 열들의 쌍들 중 상기 제1열을 금지하는 단계를 포함하는, 과잉삭제의 교정을 위한 이중 전하
보유 트랜지스터 놀 플래쉬 메모리 장치를 작동하는 방법.
청구항 7
제 1 항에 있어서,
상기 전하 보유 트랜지스터들의 페이지를 프로그래밍하는 단계는,
프로그램될 전하 보유 트랜지스터들의 페이지를 선택하는 단계;
상기 제1프로그램 상태의 하위 한계보다 크고 상기 제1프로그램 상태의 상위 한계보다 작은 임계 전압 레벨까지
공개특허 10-2011-0123735
- 3 -
상기 전하 보유 트랜지스터들의 페이지를 삭제하고 프로그램하는 단계;
제2프로그램 상태로 프로그램될 전하 보유 트랜지스터들을 선택하는 단계;
상기 제2프로그램 상태로 상기 선택된 전하 보유 트랜지스터들을 프로그램하는 단계;
상기 선택된 전하 보유 트랜지스터들이 상기 제2프로그램 상태의 하위 한계보다 큰 임계 전압 레벨들을 가짐을
확인하는 단계; 및
상기 선택된 전하 보유 트랜지스터들이 상기 제2프로그램 상태의 하위 한계보다 작은 임계 전압을 가지면, 상기
선택된 페이지의 모든 전하 보유 트랜지스터들이 상기 제2프로그램 상태의 하위 한계보다 큰 임계 전압 레벨들
을 가질 때까지 상기 선택된 전하 보유 트랜지스터들을 반복적으로 프로그램하고 프로그램 확인하는 단계에 의
하는, 과잉삭제의 교정을 위한 이중 전하 보유 트랜지스터 놀 플래쉬 메모리 장치를 작동하는 방법.
청구항 8
제 7 항에 있어서,
매우 큰 프로그램 전압은 대략 +15.0V 내지 대략 +22.0V, 큰 프로그램 금지 게이팅 전압은 대략 +10.0V, 중간
크기 프로그램 금지 전압은 대략 +5.0V, 및 접지 기준 전압 레벨인, 과잉삭제의 교정을 위한 이중 전하 보유 트
랜지스터 놀 플래쉬 메모리 장치를 작동하는 방법.
청구항 9
제 7 항에 있어서,
상기 이중 전하 보유 놀 플래쉬 메모리 셀들의 블록의 열들의 쌍들은 하나의 전역 비트 라인 및 하나의 전역 소
스 라인을 공유하고, 확인하는 단계는,
상기 전하 보유 트랜지스터들의 선택된 페이지에 연결된 열들의 쌍들 중 제1열을 선택하는 단계;
상기 열들의 쌍들 중 상기 제1열에 연결된 전하 보유 트랜지스터들을 확인하는 단계;
확인으로부터 상기 열들의 쌍들의 제2열을 금지하는 단계;
상기 제1열에 연결된 전하 보유 트랜지스터들을 확인할 때, 상기 열들의 쌍들 중 제2열을 선택하는 단계;
상기 열들의 쌍들 중 상기 제2열에 연결된 전하 보유 트랜지스터들을 확인하는 단계; 및
확인으로부터 상기 열들의 쌍들 중 상기 제1열을 금지하는 단계를 포함하는, 과잉삭제의 교정을 위한 이중 전하
보유 트랜지스터 놀 플래쉬 메모리 장치를 작동하는 방법.
청구항 10
제 7 항에 있어서,
상기 전하 보유 트랜지스터들의 페이지가 2가지 이상의 프로그램 상태들로 프로그램된다면, 상기 전하 보유 트
랜지스터들이 추가의 프로그램 상태들로 프로그램되고 프로그램 확인하는 단계를 더 포함하는, 과잉삭제의 교정
을 위한 이중 전하 보유 트랜지스터 놀 플래쉬 메모리 장치를 작동하는 방법.
청구항 11
제 1 항에 있어서,
상기 전하 보유 트랜지스터들의 페이지를 판독하는 단계는,
상기 전하 보유 트랜지스터들의 페이지를 선택하는 단계;
상기 전하 보유 트랜지스터들의 선택된 페이지의 제어 게이트들에 판독 전압을 적용하는 단계;
상기 전하 보유 트랜지스터들의 선택되지 않은 페이지들을 금지하는 단계;
상기 전하 보유 트랜지스터들의 선택된 페이지에 연결된 열들의 쌍들 중 제1열을 선택하는 단계;
상기 열들의 쌍들 중 상기 제1열에 연결된 전하 보유 트랜지스터들의 프로그램 상태를 감지하는 단계;
공개특허 10-2011-0123735
- 4 -
판독으로부터 상기 열들의 쌍들 중 제2열을 금지하는 단계;
상기 열들의 쌍들 중 상기 제1열에 연결된 전하 보유 트랜지스터들을 판독할 때, 상기 열들의 쌍들 중 제2열을
선택하는 단계;
상기 열들의 쌍들 중 상기 제2열에 연결된 전하 보유 트랜지스터들의 프로그램 상태를 감지하는 단계; 및
확인으로부터 상기 열들의 쌍들 중 상기 제1열을 금지하는 단계에 의하는, 과잉삭제의 교정을 위한 이중 전하
보유 트랜지스터 놀 플래쉬 메모리 장치를 작동하는 방법.
청구항 12
제 1 항에 있어서,
상기 전하 보유 트랜지스터가 2가지 이상의 데이터 상태들로 프로그램된다면, 상기 판독하는 단계는,
복수의 프로그램된 데이터 상태들 중 어떤 것이 상기 전하 보유 트랜지스터들에 프로그램될지 결정하기 위해,
상기 전하 보유 트랜지스터들의 선택된 페이지의 제어 게이트들에 복수의 판독 전압 레벨들을 적용하는 단계를
더 포함하는, 과잉삭제의 교정을 위한 이중 전하 보유 트랜지스터 놀 플래쉬 메모리 장치를 작동하는 방법.
청구항 13
과잉삭제의 교정을 위한 이중 전하 보유 트랜지스터 놀 플래쉬 메모리 장치를 작동하는 장치에 있어서,
이중 전하 보유 트랜지스터 놀 플래쉬 셀들의 페이지들의 블록을 삭제하는 수단을 포함하고, 상기 삭제 수단은,
상기 이중 전하 보유 트랜지스터 놀 플래쉬 셀들의 블록의 복수의 블록 섹션들 중 하나의 블록 섹션을 선택하는
수단;
상기 상기 이중 전하 보유 트랜지스터 놀 플래쉬 셀들의 선택된 블록 섹션의 복수의 전하 보유 트랜지스터들을
삭제하는 수단;
상기 전하 보유 트랜지스터들의 상기 블록 섹션의 각 페이지가 제1프로그램 상태의 상위 한계의 임계 전압 레벨
까지 삭제됨을 확인하는 수단;
상기 블록 섹션의 선택된 페이지 안의 상기 전하 보유 트랜지스터들 중 어느 하나라도 상기 제1프로그램 상태의
상위 한계보다 큰 임계 전압 레벨을 가지면, 상기 전하 보유 트랜지스터들 모두가 상기 제1프로그램 상태의 상
위 한계보다 작은 임계 전압 레벨들을 가질 때까지 반복적으로 상기 선택된 블록 섹션을 삭제하고 상기 전하 보
유 트랜지스터의 선택된 페이지를 확인하는 수단;
상기 전하 보유 트랜지스터들의 각각의 페이지가 상기 제1프로그램 상태의 하위 한계보다 작은 임계 전압 레벨
까지 과잉삭제되지 않음을 확인하는 수단; 및
하나의 선택된 페이지의 상기 전하 보유 트랜지스터들 중 어느 하나라도 상기 제1프로그램 상태의 하위 한계보
다 작은 임계 전압 레벨을 가지면, 상기 하나의 선택된 페이지의 상기 전하 보유 트랜지스터들이 상기 제1프로
그램 상태의 하위 한계보다 큰 임계 전압 레벨들을 가지도록 반복적으로 프로그래밍하고 확인하는 수단을 포함
하는, 과잉삭제의 교정을 위한 이중 전하 보유 트랜지스터 놀 플래쉬 메모리 장치를 작동하는 장치.
청구항 14
제 13 항에 있어서,
상기 이중 전하 보유 놀 플래쉬 메모리 셀들의 블록의 열들의 쌍들은 하나의 전역 비트 라인과 하나의 전역 소
스 라인을 공유하고, 상기 확인하는 수단은,
상기 전하 보유 트랜지스터들의 선택된 페이지에 연결된 열들의 쌍들 중 제1열을 선택하는 수단;
상기 열들의 쌍들 중 제1열에 연결된 전하 보유 트랜지스터들을 확인하는 수단;
확인으로부터 상기 열들의 쌍들 중 제2열을 금지하는 수단;
상기 열들의 쌍들 중 상기 제1열에 연결된 상기 전하 보유 트랜지스터들을 확인할 때, 상기 열들의 쌍들 중 제2
열을 선택하는 수단;
공개특허 10-2011-0123735
- 5 -
상기 열들의 쌍들 중 상기 제2열에 연결된 전하 보유 트랜지스터들을 확인하는 수단; 및
확인으로부터 상기 열들의 쌍들 중 상기 제1열을 금지하는 수단을 포함하는, 과잉삭제의 교정을 위한 이중 전하
보유 트랜지스터 놀 플래쉬 메모리 장치를 작동하는 장치.
청구항 15
제 13 항에 있어서,
상기 이중 전하 보유 트랜지스터 놀 플래쉬 셀들의 블록의 복수의 블록 섹션들 중 선택되지 않은 블록 섹션들의
삭제를 금지하는 수단을 더 포함하는, 과잉삭제의 교정을 위한 이중 전하 보유 트랜지스터 놀 플래쉬 메모리 장
치를 작동하는 장치.
청구항 16
제 13 항에 있어서,
상기 복수의 블록 섹션들의 다른 블록 섹션을 반복하여 선택하는 수단; 및
상기 다른 블록 섹션의 전하 보유 트랜지스터들이 상기 제1프로그램 상태의 상위 한계와 상기 제1프로그램 상태
의 하위 한계 사이에서 임계 전압들을 가질 때까지 반복적으로 삭제, 삭제 확인, 프로그래밍, 및 과잉삭제 확인
하는 수단을 더 포함하는, 과잉삭제의 교정을 위한 이중 전하 보유 트랜지스터 놀 플래쉬 메모리 장치를 작동하
는 장치.
청구항 17
제 13 항에 있어서,
상기 전하 보유 트랜지스터의 한 페이지를 삭제하는 수단은,
삭제될 한 페이지를 선택하는 수단;
삭제로부터 선택되지 않은 페이지들을 금지하는 수단;
상기 선택된 페이지를 삭제하는 수단;
상기 전하 보유 트랜지스터의 임계 전압 레벨들이 상기 제1프로그램 상태의 상위 한계보다 작음을 확인하는 수
단; 및
상기 임계 전압 레벨들이 상기 제1프로그램 상태의 상위 한계보다 모두 작아질 때까지 반복적으로 삭제 및 삭제
확인하는 수단;
상기 전하 보유 트랜지스터들의 선택된 한 페이지가 상기 제1프로그램 상태의 하위 한계보다 작은 임계 전압 레
벨까지 과잉삭제되지 않음을 확인하는 수단;
상기 전하 보유 트랜지스터들의 어느 하나의 임계 전압 레벨들이 상기 제1프로그램 상태의 하위 한계보다 작다
면, 상기 전하 보유 트랜지스터들 모두가 상기 제1프로그램 상태의 하위 한계보다 큰 임계 전압 레벨들을 가질
때까지 프로그래밍 및 프로그램 확인하는 수단을 포함하는, 과잉삭제의 교정을 위한 이중 전하 보유 트랜지스터
놀 플래쉬 메모리 장치를 작동하는 장치.
청구항 18
제 16 항에 있어서,
상기 이중 전하 보유 놀 플래쉬 메모리 셀들의 상기 블록의 열들의 쌍들은 하나의 전역 비트 라인 및 하나의 전
역 소스 라인을 공유하고, 상기 확인하는 수단은,
상기 전하 보유 트랜지스터들의 선택된 페이지에 연결된 열들의 쌍들 중 제1열을 선택하는 수단;
상기 열들의 쌍들 중 상기 제1열에 연결된 전하 보유 트랜지스터들을 확인하는 수단;
확인으로부터 상기 열들의 쌍들 중 제2열을 금지하는 수단;
상기 제1열에 연결된 상기 전하 보유 트랜지스터들을 확인할 때, 상기 열들의 쌍들 중 제2열을 선택하는 수단;
공개특허 10-2011-0123735
- 6 -
상기 열들의 쌍들 중 상기 제2열에 연결된 전하 보유 트랜지스터들을 확인하는 수단; 및
확인으로부터 상기 열들의 쌍들 중 상기 제1열을 금지하는 수단을 포함하는, 과잉삭제의 교정을 위한 이중 전하
보유 트랜지스터 놀 플래쉬 메모리 장치를 작동하는 장치.
청구항 19
제 13 항에 있어서,
상기 전하 보유 트랜지스터들의 페이지를 프로그래밍하는 수단은,
프로그램될 상기 전하 보유 트랜지스터들의 페이지를 선택하는 수단;
상기 제1프로그램 상태의 하위 한계보다 크고 상기 제1프로그램 상태의 상위 한계보다 작은 임계 전압 레벨까지
상기 전하 보유 트랜지스터들의 페이지를 삭제하고 프로그램하는 수단;
제2프로그램 상태로 프로그램될 전하 보유 트랜지스터들을 선택하는 수단;
상기 제2프로그램 상태로 상기 선택된 전하 보유 트랜지스터들을 프로그램하는 수단;
상기 선택된 전하 보유 트랜지스터들이 상기 제2프로그램 상태의 하위 한계보다 큰 임계 전압 레벨들을 가짐을
확인하는 수단; 및
상기 선택된 전하 보유 트랜지스터들이 상기 제2프로그램 상태의 하위 한계보다 작은 임계 전압을 가지면, 상기
선택된 페이지의 모든 전하 보유 트랜지스터들이 상기 제2프로그램 상태의 하위 한계보다 큰 임계 전압 레벨들
을 가질 때까지 상기 선택된 전하 보유 트랜지스터들을 반복적으로 프로그램하고 프로그램 확인하는 수단을 포
함하는, 과잉삭제의 교정을 위한 이중 전하 보유 트랜지스터 놀 플래쉬 메모리 장치를 작동하는 방법.
청구항 20
제 19 항에 있어서,
매우 큰 프로그램 전압은 대략 +15.0V 내지 대략 +22.0V, 큰 프로그램 금지 게이팅 전압은 대략 +10.0V, 중간
크기 프로그램 금지 전압은 대략 +5.0V, 및 접지 기준 전압 레벨인, 과잉삭제의 교정을 위한 이중 전하 보유 트
랜지스터 놀 플래쉬 메모리 장치를 작동하는 장치.
청구항 21
제 19 항에 있어서,
상기 이중 전하 보유 놀 플래쉬 메모리 셀들의 블록의 열들의 쌍들은 하나의 전역 비트 라인 및 하나의 전역 소
스 라인을 공유하고, 확인하는 수단은,
상기 전하 보유 트랜지스터들의 선택된 페이지에 연결된 열들의 쌍들 중 제1열을 선택하는 수단;
상기 열들의 쌍들 중 상기 제1열에 연결된 전하 보유 트랜지스터들을 확인하는 수단;
확인으로부터 상기 열들의 쌍들의 제2열을 금지하는 수단;
상기 제1열에 연결된 전하 보유 트랜지스터들을 확인할 때, 상기 열들의 쌍들 중 제2열을 선택하는 수단;
상기 열들의 쌍들 중 제2열에 연결된 전하 보유 트랜지스터들을 확인하는 수단; 및
확인으로부터 상기 열들의 쌍들 중 상기 제1열을 금지하는 수단을 포함하는, 과잉삭제의 교정을 위한 이중 전하
보유 트랜지스터 놀 플래쉬 메모리 장치를 작동하는 장치.
청구항 22
제 20 항에 있어서,
상기 전하 보유 트랜지스터들의 페이지가 2가지 이상의 프로그램 상태들로 프로그램된다면, 상기 전하 보유 트
랜지스터들이 추가의 프로그램 상태들로 프로그램되고 프로그램 확인하는 단계를 더 포함하는, 과잉삭제의 교정
을 위한 이중 전하 보유 트랜지스터 놀 플래쉬 메모리 장치를 작동하는 장치.
공개특허 10-2011-0123735
- 7 -
청구항 23
제 13 항에 있어서,
상기 전하 보유 트랜지스터들의 페이지를 판독하는 수단은,
상기 전하 보유 트랜지스터들의 페이지를 선택하는 수단;
상기 전하 보유 트랜지스터들의 선택된 페이지의 제어 게이트들에 판독 전압을 적용하는 수단;
상기 전하 보유 트랜지스터들의 선택되지 않은 페이지들을 금지하는 수단;
상기 전하 보유 트랜지스터들의 선택된 페이지에 연결된 열들의 쌍들 중 제1열을 선택하는 수단;
상기 열들의 쌍들 중 상기 제1열에 연결된 전하 보유 트랜지스터들의 프로그램 상태를 감지하는 수단;
판독으로부터 상기 열들의 쌍들 중 제2열을 금지하는 수단;
상기 열들의 쌍들 중 상기 제1열에 연결된 전하 보유 트랜지스터들을 판독할 때, 상기 열들의 쌍들 중 제2열을
선택하는 수단;
상기 열들의 쌍들 중 상기 제2열에 연결된 전하 보유 트랜지스터들의 프로그램 상태를 감지하는 수단; 및
확인으로부터 상기 열들의 쌍들 중 상기 제1열을 금지하는 수단을 포함하는, 과잉삭제의 교정을 위한 이중 전하
보유 트랜지스터 놀 플래쉬 메모리 장치를 작동하는 장치.
청구항 24
제 13 항에 있어서,
상기 전하 보유 트랜지스터가 2가지 이상의 데이터 상태들로 프로그램된다면, 상기 판독하는 수단은,
복수의 프로그램된 데이터 상태들 중 어떤 것이 상기 전하 보유 트랜지스터들에 프로그램될지 결정하기 위해,
상기 전하 보유 트랜지스터들의 선택된 페이지의 제어 게이트들에 복수의 판독 전압 레벨들을 적용하는 것을 더
포함하는, 과잉삭제의 교정을 위한 이중 전하 보유 트랜지스터 놀 플래쉬 메모리 장치를 작동하는 장치.
청구항 25
놀 플래쉬 비휘발성 메모리 장치에 있어서,
놀 플래쉬 메모리 셀들의 적어도 하나의 어레이 블록으로, 이때 상기 놀 플래쉬 메모리 셀들은 행들과 열들로
배치되어 있고, 상기 적어도 하나의 어레이 블록은 이중 전하 보유 트랜지스터 놀 플래쉬 셀들의 복수의 블록
섹션들을 포함하고, 상기 놀 플래쉬 메모리 셀들 각각은 적어도 2개의 직렬로 연결된 전하 보유 트랜지스터들을
포함하고;
놀 플래쉬 메모리 셀들의 각 열 상의 적어도 2개의 전하 보유 트랜지스터들 중 첫째의 드레인/소스가 하나의 로
컬 비트 라인에 연결되어 있는 복수의 로컬 비트 라인들;
놀 플래쉬 메모리 셀들의 각 열 상의 상기 적어도 2개의 전하 보유 트랜지스터들 중 두번째의 드레인/소스가 하
나의 로컬 소스 라인에 연결되어 있는, 복수의 로컬 소스 라인들;
상기 로컬 비트 라인들의 적어도 하나가 하나의 전역 비트 라인과 통신하도록 연결된, 복수의 전역 비트
라인들;
각 비트 라인 게이팅 트랜지스터가 하나의 로컬 비트 라인과 그것과 연관된 전역 비트 라인 사이에 연결되어 있
는, 복수의 비트 라인 게이팅 트랜지스터들;
상기 로컬 소스 라인들 중 적어도 하나가 하나의 전역 소스 라인과 통신하도록 연결된, 복수의 전역 소스 라인
들;
각 소스 라인 게이팅 트랜지스터가 하나의 로컬 소스 라인과 그것과 연관된 전역 소스 라인 사이에 연결되어 있
는, 복수의 소스 라인 게이팅 트랜지스터들;
놀 플래쉬 메모리 셀들의 각 행 상의 상기 제1 전하 보유 트랜지스터들 각각의 제어 게이트가 하나의 워드 라인
공개특허 10-2011-0123735
- 8 -
에 연결되어 있고, 놀 플래쉬 메모리 셀들의 상기 행 상의 상기 제2 전하 보유 트랜지스터들의 상기 제어 게이
트들은 분리된 워드 라인에 연결되어 있는, 복수의 워드 라인들;
상기 놀 플래쉬 메모리 셀들의 전하 보유 트랜지스터들의 각 행의 제어 게이트들에 연결된 워드 라인 각각에 연
결된, 행 전압 제어 회로; 및
상기 놀 플래쉬 메모리 셀들의 어레이의 열들에 연결된 상기 비트 라인들과 소스 라인들 각각에 연결된, 열 전
압 제어 회로를 포함하고,
상기 행 전압 제어 회로는, 과잉삭제의 교정을 위한 어레이 블록의 각 블록 섹션을 삭제하기 위한 삭제 전압 신
호들을 생성하고, 상기 전하 보유 트랜지스터들의 상기 블록 섹션의 각 페이지가 제1프로그램 상태의 상위 한
계보다 작은 임계 전압 레벨로 삭제됨을 확인하기 위한 삭제 확인 신호들을 생성하고, 각각의 전하 보유 트랜지
스터의 임계 전압 레벨이 상기 제1프로그램 상태의 하위 한계보다 크다는 것이 확인되는, 전하 보유 트랜지스터
들의 각 페이지를 확인하기 위한 과잉삭제 확인 신호들을 생성하고, 상기 제1프로그램 상태의 상기 하위 한계보
다 작은 임계 전압 레벨을 가지는 이러한 전하 보유 트랜지스터들을 프로그램하기 위한 프로그램 전압 신호들을
생성하고,
상기 블록 섹션의 선택된 페이지 안의 상기 전하 보유 트랜지스터들 중 어느 하나라도 상기 제1프로그램 상태의
상기 상위 한계보다 큰 임계 전압 레벨을 가지면, 상기 행 전압 제어 회로와 상기 열 전압이 반복적으로 상기
블록 섹션을 삭제하기 위한 상기 삭제 전압 신호들을 생성하고, 상기 전하 보유 트랜지스터들 모두가 상기 제1
프로그램 상태의 상기 상위 한계보다 작은 임계 전압 레벨들을 가질 때까지 상기 전하 보유 트랜지스터의 선택
된 페이지를 확인하기 위한 삭제 확인 신호들을 생성하고,
하나의 선택된 페이지의 상기 전하 보유 트랜지스터들 중 어느 하나라도 상기 제1프로그램 상태의 하위 한계보
다 작은 임계 전압 레벨들을 가지면, 상기 하나의 선택된 페이지의 상기 전하 보유 트랜지스터들이 상기 제1프
로그램 상태의 하위 한계보다 큰 임계 전압 레벨들을 가질 때까지 상기 행 전압 제어 회로 및 상기 열 전압은
반복적으로 프로그래밍 전압 신호들 및 과잉삭제 확인 전압 신호들을 생성하고,
상기 행 전압 제어 회로는 삭제 및 확인을 위한 상기 이중 전하 보유 트랜지스터 놀 플래쉬의 상기 블록의 복수
의 블록 섹션들 중 하나의 블록 섹션을 상기 블록 섹션들 중 다른 블록 섹션에 이어 선택하고, 각 블록 섹션은
순차적으로 삭제되고 확인되는, 놀 플래쉬 비휘발성 메모리 장치.
청구항 26
제 25 항에 있어서,
상기 제1 전하 보유 트랜지스터들의 각 행은 상기 전하 보유 트랜지스터들의 상기 블록 섹션들 중 하나의 블록
섹션을 형성하는, 놀 플래쉬 비휘발성 메모리 장치.
청구항 27
제 25 항에 있어서,
상기 행 제어 회로는 대략 +18.0V 내지 대략 +22.0V(명목상 +20.0V)의 매우 큰 삭제 금지 전압 레벨 및 접지 기
준 전압 레벨인 삭제 전압 레벨을 생성하는 삭제 전압 생성기를 포함하는, 놀 플래쉬 비휘발성 메모리 장치.
청구항 28
제 27 항에 있어서,
상기 행 전압 제어 회로는 행 판독/확인 전압 생성 회로를 포함하고, 상기 열 전압 제어 회로는 열 판독/확인
전압 생성 회로를 포함하고, 상기 삭제 확인 신호들은,
상기 행 판독/확인 전압 생성 회로가 삭제 확인하기 위한 상기 선택된 페이지의 워드 라인에 적용하기 위해 상
기 제1프로그램 상태의 상위 한계를 생성하고;
상기 행 판독/확인 전압 생성 회로가 연결된 전하 보유 트랜지스터들을 켜기 위해, 상기 선택된 페이지의 상기
전하 보유 트랜지스터들에 연결된 상기 전하 보유 트랜지스터의 워드 라인에 적용되는 통과 전압 레벨을 생성하
고;
공개특허 10-2011-0123735
- 9 -
상기 행 판독/확인 전압 생성 회로가 전하 보유 트랜지스터들의 선택되지 않은 페이지들의 확인을 금지하기 위
해 대략 상기 접지 기준 전압 레벨의 페이지 확인 금지 전압 레벨을 생성하고;
상기 열 판독/확인 전압 생성 회로가 판독 바이어스 전압 레벨을 상기 전역 비트 라인들 및 상기 선택된 전하
보유 트랜지스터들에 적용하고;
상기 열 전압 제어 회로가 상기 선택된 전하 보유 트랜지스터들에 프로그램된 프로그램 상태를 감지하기 위해,
감지 증폭기들을 상기 전역 비트 라인들에 연결하는 것에 의해 생성되는, 놀 플래쉬 비휘발성 메모리 장치.
청구항 29
제 27 항에 있어서,
상기 과잉삭제 확인 신호들은,
상기 행 판독/확인 전압 생성 회로가 삭제 확인하기 위한 상기 선택된 페이지의 워드 라인에 적용하기 위해 상
기 제1프로그램 상태의 하위 한계를 생성하고;
상기 행 판독/확인 전압 생성 회로가 연결된 전하 보유 트랜지스터들을 켜기 위해, 상기 선택된 페이지의 상기
전하 보유 트랜지스터들에 연결된 상기 전하 보유 트랜지스터의 워드 라인에 적용되는 통과 전압 레벨을 생성하
고;
상기 행 판독/확인 전압 생성 회로가 전하 보유 트랜지스터들의 선택되지 않은 페이지들의 확인을 금지하기 위
해 대략 상기 접지 기준 전압 레벨의 페이지 확인 금지 전압 레벨을 생성하고;
상기 열 판독/확인 전압 생성 회로가 판독 바이어스 전압 레벨을 상기 전역 비트 라인들 및 상기 선택된 전하
보유 트랜지스터들에 적용하고;
상기 열 전압 제어 회로가 상기 선택된 전하 보유 트랜지스터들에 프로그램된 프로그램 상태를 감지하기 위해,
감지 증폭기들을 상기 전역 비트 라인들에 연결하는 것에 의해 생성되는, 놀 플래쉬 비휘발성 메모리 장치.
청구항 30
제 28 항에 있어서,
상기 통과 전압 레벨은 가장 큰 프로그램 상태의 상위 한계에 대략 +1.0V의 전위차를 더한 전압 레벨인, 놀 플
래쉬 비휘발성 메모리 장치.
청구항 31
제 24 항에 있어서,
상기 전하 보유 트랜지스터들의 선택된 페이지를 프로그래밍하기 위해,
상기 행 전압 제어 회로 및 상기 열 전압 제어 회로는 상기 선택된 페이지를 삭제하기 위한 상기 삭제 전압 신
호들을 생성하고, 상기 선택된 페이지의 삭제가 상기 선택된 페이지의 상기 전하 보유 트랜지스터들의 임계 전
압을 상기 제1프로그램 상태의 상기 상위 한계보다 작게 설정함을 확인하기 위한 상기 삭제 확인 신호들을 생성
하고, 상기 선택된 페이지의 삭제가 상기 선택된 페이지의 상기 전하 보유 트랜지스터들의 임계 전압을 상기 제
1프로그램 상태의 상기 하위 한계보다 크게 설정함을 확인하기 위한 상기 과잉삭제 확인 신호들을 생성하고;
상기 전하 보유 트랜지스터들을 상기 제2프로그램 상태로 프로그래밍하기 위해,
상기 행 전압 제어 회로 및 상기 열 전압 제어 회로는 상기 선택된 전하 보유 트랜지스터들이 상기 제2프로그램
상태로 프로그램되도록 프로그램하기 위해 상기 프로그램 전압 신호들을 생성하고, 상기 선택된 전하 보유 트랜
지스터들이 상기 제2프로그램 상태로 프로그램됨을 확인하기 위한 상기 프로그램 확인 신호들을 생성하는, 놀
플래쉬 비휘발성 메모리 장치.
청구항 32
제 31 항에 있어서,
상기 프로그램 전압 신호들은,
공개특허 10-2011-0123735
- 10 -
상기 워드 라인 컨트롤러가 상기 매우 큰 프로그램 전압을 상기 선택된 워드 라인에 적용하고, 상기 중간 정도
큰 프로그램 금지 전압을 상기 선택되지 않은 워드 라인들에 적용하고;
상기 비트 라인 및 소스 라인 전압 컨트롤러들이 상기 로컬 비트 라인들 및 로컬 소스 라인들 각각을 상기 전역
비트 라인들 및 상기 전역 소스 라인들에 연결하기 위해, 상기 비트 라인 게이트 선택 및 소스 라인 게이트 선
택 전압들을 상기 비트 라인 선택 트랜지스터들의 게이트들 및 상기 소스 라인 선택 트랜지스터들의 게이트들에
적용하고;
상기 열 전압 제어 회로가 임계 전압 레벨이 상기 제2프로그램 상태의 하위 한계보다 작은 상기 전하 보유 트랜
지스터들을 프로그래밍하기 위해 상기 접지 기준 전압 레벨을 상기 비트 라인들 또는 소스 라인들에 적용하고;
상기 열 전압 제어 회로가 상기 전하 보유 트랜지스터들이 상기 제1프로그램 상태로 임계 전압 레벨이 설정되어
프로그램밍되는 것을 금지하기 위해, 상기 큰 프로그램 금지 전압 레벨을 상기 비트 라인들 또는 소스 라인들에
적용하는 것에 의해 생성되는, 놀 플래쉬 비휘발성 메모리 장치.
청구항 33
제 32 항에 있어서,
상기 행 전압 제어 회로는, 대략 +15.0V 내지 대략 +22.0V의 매우 큰 프로그램 전압, 대략 +10.0V의 큰 프로그
램 금지 게이팅 전압, 대략 +5.0V의 중간 정도 큰 프로그램 금지 전압, 및 상기 접지 기준 전압 레벨을 생성하
는 프로그램 전압 생성기를 포함하는, 놀 플래쉬 비휘발성 메모리 장치.
청구항 34
제 33 항에 있어서,
상기 열 전압 제어 회로는, 프로그램되지 않는 전하 보유 트랜지스터들에 연결된 상기 비트 라인들 또는 소스
라인들에 대략 +10.0V의 프로그램 금지 전압 레벨을 포함하는 상기 프로그램 전압 신호들을 생성하고, 프로그램
되는 상기 전하 보유 트랜지스터들의 상기 비트 라인들 및 상기 소스 라인들에 상기 접지 기준 전압을 제공하기
위한 열 프로그램 회로를 포함하는, 놀 플래쉬 비휘발성 메모리 장치.
청구항 35
제 33 항에 있어서,
상기 행 전압 제어 회로는 행 판독/확인 전압 생성 회로를 포함하고, 상기 열 전압 제어 회로는 열 판독/확인
전압 생성 회로를 포함하고, 상기 프로그램 확인 신호들은,
상기 행 판독/확인 전압 생성 회로가 프로그램 확인하기 위한 상기 선택된 페이지의 워드 라인에 적용하기 위해
상기 제1프로그램 상태의 하위 한계를 생성하고;
상기 행 판독/확인 전압 생성 회로가 연결된 전하 보유 트랜지스터들을 켜기 위해, 상기 선택된 페이지의 상기
전하 보유 트랜지스터들에 연결된 상기 전하 보유 트랜지스터의 워드 라인에 적용되는 통과 전압 레벨을 생성하
고;
상기 행 판독/확인 전압 생성 회로가 전하 보유 트랜지스터들의 선택되지 않은 페이지들의 확인을 금지하기 위
해 대략 상기 접지 기준 전압 레벨의 페이지 확인 금지 전압 레벨을 생성하고;
상기 열 판독/확인 전압 생성 회로가 판독 바이어스 전압 레벨을 상기 전역 비트 라인들 및 상기 선택된 전하
보유 트랜지스터들에 적용하고;
상기 열 전압 제어 회로가 상기 선택된 전하 보유 트랜지스터들에 프로그램된 프로그램 상태를 감지하기 위해,
감지 증폭기들을 상기 전역 비트 라인들에 연결하는 것에 의해 생성되는, 놀 플래쉬 비휘발성 메모리 장치.
청구항 36
제 35 항에 있어서,
상기 통과 전압 레벨은 가장 큰 프로그램 상태의 상위 한계에 대략 +1.0V의 전위차를 더한 전압 레벨인, 놀 플
래쉬 비휘발성 메모리 장치.
공개특허 10-2011-0123735
- 11 -
청구항 37
제 28 항에 있어서,
상기 전하 보유 트랜지스터들의 선택된 페이지가 2개 이상의 프로그램 상태들의 추가 프로그램 상태로 프로그램
되면, 상기 행 전압 제어 회로 및 상기 열 전압 제어 회로는 상기 추가 프로그램 상태들로 프로그램되는 상기
전하 보유 트랜지스터들의 상기 제어 게이트들에 적용되는 프로그램 전압 신호들을 생성하고, 상기 추가 프로그
램 상태들을 프로그램 확인하기 위한 상기 프로그램 확인 신호들을 생성하는, 놀 플래쉬 비휘발성 메모리 장치.
청구항 38
제 24 항에 있어서,
상기 행 전압 제어 회로는 상기 전하 보유 트랜지스터들의 선택된 페이지의 프로그램 상태를 판독하기 위한 판
독 전압 신호들을 생성하는, 놀 플래쉬 비휘발성 메모리 장치.
청구항 39
제 37 항에 있어서,
상기 행 전압 제어 회로는 행 판독/확인 전압 생성 회로를 포함하고, 상기 열 전압 제어 회로는 열 판독/확인
전압 생성 회로를 포함하고, 상기 판독 신호들은,
상기 행 판독/확인 전압 생성 회로가 판독하기 위한 상기 선택된 페이지의 워드 라인에 적용하기 위해 상기 제1
프로그램 상태의 하위 한계를 생성하고;
상기 행 판독/확인 전압 생성 회로가 연결된 전하 보유 트랜지스터들을 켜기 위해, 상기 선택된 페이지의 상기
전하 보유 트랜지스터들에 연결된 상기 전하 보유 트랜지스터의 워드 라인에 적용되는 통과 전압 레벨을 생성하
고;
상기 행 판독/확인 전압 생성 회로가 전하 보유 트랜지스터들의 선택되지 않은 페이지들의 확인을 금지하기 위
해 대략 상기 접지 기준 전압 레벨의 페이지 확인 금지 전압 레벨을 생성하고;
상기 열 판독/확인 전압 생성 회로가 판독 바이어스 전압 레벨을 상기 전역 비트 라인들 및 상기 선택된 전하
보유 트랜지스터들에 적용하고;
상기 열 전압 제어 회로가 상기 선택된 전하 보유 트랜지스터들에 프로그램된 프로그램 상태를 감지하기 위해,
감지 증폭기들을 상기 전역 비트 라인들에 연결하는 것에 의해 생성되는, 놀 플래쉬 비휘발성 메모리 장치.
청구항 40
제 39 항에 있어서,
상기 통과 전압 레벨은 가장 큰 프로그램 상태의 상위 한계에 대략 +1.0V의 전위차를 더한 전압 레벨인, 놀 플
래쉬 비휘발성 메모리 장치.
청구항 41
제 24 항에 있어서,
상기 열 전압 제어 회로는 우물 바이어스 제어 회로를 포함하고, 상기 우물 바이어스 제어 회로는 상기 놀 플래
쉬 메모리 셀들의 어레이 블록이 형성되어 있는 제2 전도 타입의 얕은 확산 우물에 연결된 얕은 우물 생성기,
및 상기 얕은 확산 우물이 형성되어 있는 제1 전도 타입의 깊은 확산 우물에 연결된 깊은 우물 생성기를 포함하
고, 상기 깊은 우물 생성기는 상기 놀 플래쉬 메모리 셀들의 어레이의 프로그래밍, 확인, 및 판독을 위한 전원
공급 전압 소스의 전압 레벨을 생성하고 상기 놀 플래쉬 메모리 셀들의 어레이의 선택된 블록 또는 페이지를 삭
제하기 위한 매우 큰 삭제 전압을 생성하고, 상기 얕은 우물 생성기는 상기 놀 플래쉬 메모리 셀들의 어레이의
프로그래밍, 확인, 및 판독을 위한 접지 기준 전압 소스의 전압 레벨을 전달하고 상기 삭제 동안 전하 보유 영
역으로부터 전하들을 끌어당기기 위해 상기 제2 전도 타입의 얕은 우물에 적용되는 매우 큰 삭제 전압 레벨을
생성하는, 놀 플래쉬 비휘발성 메모리 장치.
공개특허 10-2011-0123735
- 12 -
청구항 42
제 41 항에 있어서,
상기 삭제 동안 상기 전하 보유 영역으로부터 전하를 빼내기 위해 파울러 노르트하임 터널링 현상을 활성화시키
기 위해서, 상기 매우 큰 삭제 전압 레벨은 대략 +18.0V 내지 대략 +22.0V(명목상 +20.0V)인, 놀 플래쉬 비휘발
성 메모리 장치.
청구항 43
행들과 열들로 정렬된 놀 플래쉬 메모리 셀들의 어레이의 과잉삭제를 방지하기 위한 작동 장치에 있어서, 상기
놀 플래쉬 메모리 셀들 각각은 2개의 직렬로 연결된 전하 보유 트랜지스터들을 포함하고, 상기 작동 장치는,
상기 놀 플래쉬 메모리 셀들의 전하 보유 트랜지스터들 각 행의 제어 게이트들에 연결된 상기 놀 플래쉬 메모리
셀들의 어레이의 복수의 워드 라인들 각각에 연결된 행 전압 제어 회로; 및
상기 놀 플래쉬 메모리 셀들의 어레이의 열들에 연결된 상기 비트 라인들 및 소스 라인들 각각에 연결된 열 전
압 제어 회로를 포함하고,
상기 행 전압 제어 회로는 과잉삭제의 교정을 위한 어레이 블록의 각 블록 섹션을 삭제하기 위한 삭제 전압 신
호들을 생성하고, 상기 전하 보유 트랜지스터들의 상기 블록 섹션의 각 페이지가 제1프로그램 상태의 상위 한계
의 임계 전압 레벨로 삭제됨을 확인하기 위한 삭제 확인 신호들을 생성하고, 각각의 전하 보유 트랜지스터의 임
계 전압 레벨이 상기 제1프로그램 상태의 하위 한계보다 크다는 것이 확인되는, 전하 보유 트랜지스터들의 각
페이지를 확인하기 위한 과잉삭제 확인 신호들을 생성하고, 상기 제1프로그램 상태의 하위 한계보다 작은 임계
전압 레벨을 가지는 이러한 전하 보유 트랜지스터들을 프로그램하기 위한 프로그램 전압 신호들을 생성하고,
상기 블록 섹션의 선택된 페이지 안의 상기 전하 보유 트랜지스터들 중 어느 하나라도 상기 제1프로그램 상태의
상위 한계보다 큰 임계 전압 레벨을 가지면, 상기 행 전압 제어 회로와 상기 열 전압이 반복적으로 상기 블록
섹션을 삭제하기 위한 상기 삭제 전압 신호들을 생성하고, 상기 전하 보유 트랜지스터들 모두가 상기 제1프로그
램 상태의 상위 한계보다 작은 임계 전압 레벨들을 가질 때까지 상기 전하 보유 트랜지스터의 선택된 페이지를
확인하기 위한 삭제 확인 신호들을 생성하고,
하나의 선택된 페이지의 상기 전하 보유 트랜지스터들 중 어느 하나라도 상기 제1프로그램 상태의 하위 한계보
다 작은 임계 전압 레벨들을 가지면, 상기 하나의 선택된 페이지의 상기 전하 보유 트랜지스터들이 상기 제1프
로그램 상태의 상기 하위 한계보다 큰 임계 전압 레벨들을 가질 때까지 상기 행 전압 제어 회로 및 상기 열 전
압은 반복적으로 프로그래밍 전압 신호들 및 과잉삭제 확인 전압 신호들을 생성하고,
상기 행 전압 제어 회로는 삭제 및 확인을 위한 상기 이중 전하 보유 트랜지스터 놀 플래쉬의 상기 블록의 복수
의 블록 섹션들 중 하나의 블록 섹션을 상기 블록 섹션들 중 다른 블록 섹션에 이어 선택하고, 각 블록 섹션은
순차적으로 삭제되고 확인되는, 놀 플래쉬 메모리 셀들의 어레이의 과잉삭제를 방지하기 위한 작동 장치.
청구항 44
제 43 항에 있어서,
상기 제1전하 보유 트랜지스터들의 각 행은 상기 전하 보유 트랜지스터들의 블록 섹션들 중 제1블록 섹션을 형
성하고, 상기 제2전하 보유 트랜지스터들의 각 행은 상기 전하 보유 트랜지스터들의 블록 섹션들 중 제2블록 섹
션을 형성하는, 놀 플래쉬 메모리 셀들의 어레이의 과잉삭제를 방지하기 위한 작동 장치.
청구항 45
제 43 항에 있어서,
상기 행 전압 제어 회로는 대략 +18.0V 내지 대략 +22.0V(명목상 +20.0V)의 매우 큰 삭제 금지 전압 레벨, 및
접지 기준 전압 레벨인 삭제 전압 레벨을 생성하는 삭제 전압 생성기를 포함하는, 놀 플래쉬 메모리 셀들의 어
레이의 과잉삭제를 방지하기 위한 작동 장치.
청구항 46
공개특허 10-2011-0123735
- 13 -
제 45 항에 있어서,
상기 행 전압 제어 회로는 행 판독/확인 전압 생성 회로를 포함하고, 상기 열 전압 제어 회로는 열 판독/확인
전압 생성 회로를 포함하고, 상기 삭제 확인 신호들은,
상기 행 판독/확인 전압 생성 회로가 삭제하기 위한 상기 선택된 페이지의 워드 라인에 적용하기 위해 상기 제1
프로그램 상태의 하위 한계를 생성하고;
상기 행 판독/확인 전압 생성 회로가 연결된 전하 보유 트랜지스터들을 켜기 위해, 상기 선택된 페이지의 상기
전하 보유 트랜지스터들에 연결된 상기 전하 보유 트랜지스터의 워드 라인에 적용되는 통과 전압 레벨을 생성하
고;
상기 행 판독/확인 전압 생성 회로가 전하 보유 트랜지스터들의 선택되지 않은 페이지들의 확인을 금지하기 위
해 대략 상기 접지 기준 전압 레벨의 페이지 확인 금지 전압 레벨을 생성하고;
상기 열 판독/확인 전압 생성 회로가 판독 바이어스 전압 레벨을 상기 전역 비트 라인들 및 상기 선택된 전하
보유 트랜지스터들에 적용하고;
상기 열 전압 제어 회로가 상기 선택된 전하 보유 트랜지스터들에 프로그램된 프로그램 상태를 감지하기 위해,
감지 증폭기들을 상기 전역 비트 라인들에 연결하는 것에 의해 생성되는, 놀 플래쉬 메모리 셀들의 어레이의 과
잉삭제를 방지하기 위한 작동 장치.
청구항 47
제 46 항에 있어서,
상기 통과 전압 레벨은 가장 큰 프로그램 상태의 상위 한계에 대략 +1.0V의 전위차를 더한 전압 레벨인, 놀 플
래쉬 메모리 셀들의 어레이의 과잉삭제를 방지하기 위한 작동 장치.
청구항 48
제 43 항에 있어서,
상기 전하 보유 트랜지스터들의 선택된 페이지를 프로그래밍하기 위해,
상기 행 전압 제어 회로 및 상기 열 전압 제어 회로는 상기 선택된 페이지를 삭제하기 위한 상기 삭제 전압 신
호들을 생성하고, 상기 선택된 페이지의 삭제가 상기 선택된 페이지의 상기 전하 보유 트랜지스터들의 임계 전
압을 상기 제1프로그램 상태의 상위 한계보다 작게 설정함을 확인하기 위한 상기 삭제 확인 신호들을 생성하고,
상기 선택된 페이지의 삭제가 상기 선택된 페이지의 상기 전하 보유 트랜지스터들의 임계 전압을 상기 제1프로
그램 상태의 하위 한계보다 크게 설정함을 확인하기 위한 상기 과잉삭제 확인 신호들을 생성하고;
상기 전하 보유 트랜지스터들을 상기 제2프로그램 상태로 프로그래밍하기 위해,
상기 행 전압 제어 회로 및 상기 열 전압 제어 회로는 상기 선택된 전하 보유 트랜지스터들이 상기 제2프로그램
상태로 프로그램되도록 프로그램하기 위해 상기 프로그램 전압 신호들을 생성하고, 상기 선택된 전하 보유 트랜
지스터들이 상기 제2프로그램 상태로 프로그램됨을 확인하기 위한 상기 프로그램 확인 신호들을 생성하는, 놀
플래쉬 메모리 셀들의 어레이의 과잉삭제를 방지하기 위한 작동 장치.
청구항 49
제 48 항에 있어서,
상기 프로그램 전압 신호들은,
상기 워드 라인 컨트롤러가 상기 매우 큰 프로그램 전압을 상기 선택된 워드 라인에 적용하고, 상기 중간 정도
큰 프로그램 금지 전압을 상기 선택되지 않은 워드 라인들에 적용하고;
상기 비트 라인 및 소스 라인 전압 컨트롤러들이 상기 로컬 비트 라인들 및 로컬 소스 라인들 각각을 상기 전역
비트 라인들 및 상기 전역 소스 라인들에 연결하기 위해, 상기 비트 라인 게이트 선택 및 소스 라인 게이트 선
택 전압들을 상기 비트 라인 선택 트랜지스터들의 게이트들 및 상기 소스 라인 선택 트랜지스터들의 게이트들에
적용하고;
공개특허 10-2011-0123735
- 14 -
상기 열 전압 제어 회로가 임계 전압 레벨이 상기 제2프로그램 상태의 하위 한계보다 작은 상기 전하 보유 트랜
지스터들을 프로그래밍하기 위해 상기 접지 기준 전압 레벨을 상기 비트 라인들 또는 소스 라인들에 적용하고;
상기 열 전압 제어 회로가 상기 전하 보유 트랜지스터들이 상기 제1프로그램 상태로 임계 전압 레벨이 설정되어
프로그램밍되는 것을 금지하기 위해, 상기 큰 프로그램 금지 전압 레벨을 상기 비트 라인들 또는 소스 라인들에
적용하는 것에 의해 생성되는, 놀 플래쉬 메모리 셀들의 어레이의 과잉삭제를 방지하기 위한 작동 장치.
청구항 50
제 49 항에 있어서,
상기 행 전압 제어 회로는 대략 +15.0V 내지 대략 +22.0V의 매우 큰 프로그램 전압, 대략 +10.0V의 큰 프로그램
금지 게이팅 전압, 대략 +5.0V의 중간 정도 큰 프로그램 금지 전압, 및 상기 접지 기준 전압 레벨을 생성하는
프로그램 전압 생성기를 포함하는, 놀 플래쉬 메모리 셀들의 어레이의 과잉삭제를 방지하기 위한 작동 장치.
청구항 51
제 50 항에 있어서,
상기 열 전압 제어 회로는 프로그램되지 않는 전하 보유 트랜지스터들에 연결된 상기 비트 라인들 또는 소스 라
인들에 대략 +10.0V의 프로그램 금지 전압 레벨을 포함하는 상기 프로그램 전압 신호들을 생성하고, 프로그램되
는 상기 전하 보유 트랜지스터들의 상기 비트 라인들 및 상기 소스 라인들에 상기 접지 기준 전압을 제공하기
위한 열 프로그램 회로를 포함하는, 놀 플래쉬 메모리 셀들의 어레이의 과잉삭제를 방지하기 위한 작동 장치.
청구항 52
제 49 항에 있어서,
상기 행 전압 제어 회로는 행 판독/확인 전압 생성 회로를 포함하고, 상기 열 전압 제어 회로는 열 판독/확인
전압 생성 회로를 포함하고, 상기 프로그램 확인 신호들은,
상기 행 판독/확인 전압 생성 회로가 프로그램 확인하기 위한 상기 선택된 페이지의 워드 라인에 적용하기 위해
상기 제1프로그램 상태의 하위 한계를 생성하고;
상기 행 판독/확인 전압 생성 회로가 연결된 전하 보유 트랜지스터들을 켜기 위해, 상기 선택된 페이지의 상기
전하 보유 트랜지스터들에 연결된 상기 전하 보유 트랜지스터의 워드 라인에 적용되는 통과 전압 레벨을 생성하
고;
상기 행 판독/확인 전압 생성 회로가 전하 보유 트랜지스터들의 선택되지 않은 페이지들의 확인을 금지하기 위
해 대략 상기 접지 기준 전압 레벨의 페이지 확인 금지 전압 레벨을 생성하고;
상기 열 판독/확인 전압 생성 회로가 판독 바이어스 전압 레벨을 상기 전역 비트 라인들 및 상기 선택된 전하
보유 트랜지스터들에 적용하고;
상기 열 전압 제어 회로가 상기 선택된 전하 보유 트랜지스터들에 프로그램된 프로그램 상태를 감지하기 위해,
감지 증폭기들을 상기 전역 비트 라인들에 연결하는 것에 의해 생성되는, 놀 플래쉬 메모리 셀들의 어레이의 과
잉삭제를 방지하기 위한 작동 장치.
청구항 53
제 52 항에 있어서,
상기 통과 전압 레벨은 가장 큰 프로그램 상태의 상위 한계에 대략 +1.0V의 전위차를 더한 전압 레벨인, 놀 플
래쉬 메모리 셀들의 어레이의 과잉삭제를 방지하기 위한 작동 장치.
청구항 54
제 46 항에 있어서,
상기 전하 보유 트랜지스터들의 선택된 페이지가 2개 이상의 프로그램 상태들의 추가 프로그램 상태로 프로그램
되면, 상기 행 전압 제어 회로 및 상기 열 전압 제어 회로는 상기 추가 프로그램 상태들로 프로그램되는 상기
공개특허 10-2011-0123735
- 15 -
전하 보유 트랜지스터들의 상기 제어 게이트들에 적용되는 프로그램 전압 신호들을 생성하고, 상기 추가 프로그
램 상태들을 프로그램 확인하기 위한 상기 프로그램 확인 신호들을 생성하는, 놀 플래쉬 메모리 셀들의 어레이
의 과잉삭제를 방지하기 위한 작동 장치.
청구항 55
제 43 항에 있어서,
상기 행 전압 제어 회로는 상기 전하 보유 트랜지스터들의 선택된 페이지의 프로그램 상태를 판독하기 위한 판
독 전압 신호들을 생성하는, 놀 플래쉬 메모리 셀들의 어레이의 과잉삭제를 방지하기 위한 작동 장치.
청구항 56
제 55 항에 있어서,
상기 행 전압 제어 회로는 행 판독/확인 전압 생성 회로를 포함하고, 상기 열 전압 제어 회로는 열 판독/확인
전압 생성 회로를 포함하고, 상기 판독 신호들은,
상기 행 판독/확인 전압 생성 회로가 판독하기 위한 상기 선택된 페이지의 워드 라인에 적용하기 위해 상기 제1
프로그램 상태의 하위 한계를 생성하고;
상기 행 판독/확인 전압 생성 회로가 연결된 전하 보유 트랜지스터들을 켜기 위해, 상기 선택된 페이지의 상기
전하 보유 트랜지스터들에 연결된 상기 전하 보유 트랜지스터의 워드 라인에 적용되는 통과 전압 레벨을 생성하
고;
상기 행 판독/확인 전압 생성 회로가 전하 보유 트랜지스터들의 선택되지 않은 페이지들의 확인을 금지하기 위
해 대략 상기 접지 기준 전압 레벨의 페이지 확인 금지 전압 레벨을 생성하고;
상기 열 판독/확인 전압 생성 회로가 판독 바이어스 전압 레벨을 상기 전역 비트 라인들 및 상기 선택된 전하
보유 트랜지스터들에 적용하고;
상기 열 전압 제어 회로가 상기 선택된 전하 보유 트랜지스터들에 프로그램된 프로그램 상태를 감지하기 위해,
감지 증폭기들을 상기 전역 비트 라인들에 연결하는 것에 의해 생성되는, 놀 플래쉬 메모리 셀들의 어레이의 과
잉삭제를 방지하기 위한 작동 장치.
청구항 57
제 56 항에 있어서,
상기 통과 전압 레벨은 가장 큰 프로그램 상태의 상위 한계에 대략 +1.0V의 전위차를 더한 전압 레벨인, 놀 플
래쉬 메모리 셀들의 어레이의 과잉삭제를 방지하기 위한 작동 장치.
청구항 58
제 43 항에 있어서,
상기 열 전압 제어 회로는 우물 바이어스 제어 회로를 포함하고, 상기 우물 바이어스 제어 회로는 상기 놀 플래
쉬 메모리 셀들의 어레이 블록이 형성되어 있는 제2 전도 타입의 얕은 확산 우물에 연결된 얕은 우물 생성기,
및 상기 얕은 확산 우물이 형성되어 있는 제1 전도 타입의 깊은 확산 우물에 연결된 깊은 우물 생성기를 포함하
고, 상기 깊은 우물 생성기는 상기 놀 플래쉬 메모리 셀들의 어레이의 프로그래밍, 확인, 및 판독을 위한 전원
공급 전압 소스의 전압 레벨을 생성하고 상기 놀 플래쉬 메모리 셀들의 어레이의 선택된 블록 또는 페이지를 삭
제하기 위한 매우 큰 삭제 전압을 생성하고, 상기 얕은 우물 생성기는 상기 놀 플래쉬 메모리 셀들의 어레이의
프로그래밍, 확인, 및 판독을 위한 접지 기준 전압 소스의 전압 레벨을 전달하고 상기 삭제 동안 전하 보유 영
역으로부터 전하들을 끌어당기기 위해 상기 제2 전도 타입의 얕은 우물에 적용되는 매우 큰 삭제 전압 레벨을
생성하는, 놀 플래쉬 메모리 셀들의 어레이의 과잉삭제를 방지하기 위한 작동 장치.
청구항 59
제 58 항에 있어서,
상기 삭제 동안 상기 전하 보유 영역으로부터 전하를 빼내기 위해 파울러 노르트하임 터널링 현상을 활성화시키
공개특허 10-2011-0123735
- 16 -
기 위해서, 상기 매우 큰 삭제 전압 레벨은 대략 +18.0V 내지 대략 +22.0V(명목상 +20.0V)인, 놀 플래쉬 메모리
셀들의 어레이의 과잉삭제를 방지하기 위한 작동 장치.
청구항 60
제2 전도 타입의 깊은 확산 우물 안에 형성된 제1 전도 타입의 얕은 확산 우물 안에 형성된 적어도 2개의 직렬
로 연결된 전하 보유 트랜지스터들을 포함하는 낸드-유사 놀 플래쉬 셀에 있어서,
상기 적어도 2개의 직렬로 연결된 전하 보유 트랜지스터들 각각은 누설 전류가 과잉삭제하는 것을 방지하는 임
계 전압 레벨들을 가지는 복수의 프로그램 상태들을 가지며,
상기 적어도 2개의 직렬로 연결된 전하 보유 트랜지스터들은,
상기 적어도 2개의 직렬로 연결된 전하 보유 트랜지스터들 중 하나를 선택하고, 상기 선택된 전하 보유 트랜지
스터를 삭제하는 단계;
상기 선택된 전하 보유 트랜지스터가 제1프로그램 상태의 전압 레벨의 상위 한계보다 작은 임계 전압 레벨을 가
짐을 삭제 확인하는 단계;
상기 임계 전압 레벨이 상기 제1프로그램 상태의 전압 레벨의 상위 한계보다 크다면, 상기 선택된 전하 보유 트
랜지스터가 상기 제1프로그램 상태의 상위 한계보다 작은 임계 전압 레벨을 가짐을 삭제확인할 때까지, 상기 선
택된 전하 보유 트랜지스터를 재삭제하는 단계;
상기 선택된 전하 보유 트랜지스터가 상기 제1프로그램 상태의 전압 레벨의 하위 한계보다 큰 임계 전압 레벨을
가짐을 과잉삭제 확인하는 단계;
상기 임계 전압 레벨이 상기 제1프로그램 상태의 전압 레벨의 하위 한계보다 작다면, 상기 적어도 2개의 전하
보유 트랜지스터들 중 상기 선택된 하나가 상기 제1프로그램 상태의 하위 한계보다 큰 임계 전압 레벨을 가짐을
지시하는 과잉 삭제 확인될 때까지, 상기 선택된 전하 보유 트랜지스터를 프로그래밍하는 단계; 및
다른 상기 적어도 2개의 전하 보유 트랜지스터들 각각을 순차적으로 선택, 삭제, 삭제 확인, 과잉삭제 확인, 및
프로그래밍하는 단계들에 의해 삭제되는, 낸드-유사 놀 플래쉬 셀.
청구항 61
제 60 항에 있어서,
상기 선택된 전하 보유 트랜지스터를 삭제하는 단계는,
상기 적어도 2개의 직렬로 연결된 전하 보유 트랜지스터들 중 선택되지 않은 전하 보유 트랜지스터들의 제어 게
이트들에 대략 +18.0V부터 대략 +22.0V(명목상 +20.0V)까지의 매우 큰 삭제 금지 전압 레벨을 적용하는 단계;
상기 선택된 전하 보유 트랜지스터의 제어 게이트에 접지 기준 전압 레벨인 삭제 전압 레벨을 적용하는 단계;
및
상기 적어도 2개의 직렬로 연결된 전하 보유 트랜지스터들의 최상부 및 최하부 전하 보유 트랜지스터들의 드레
인들 및 소스들을 플로팅시키는 단계를 포함하는, 낸드-유사 놀 플래쉬 셀.
청구항 62
제 60 항에 있어서,
상기 적어도 2개의 전하 보유 트랜지스터들 중 상기 선택된 전하 보유 트랜지스터를 삭제 확인하는 단계는,
상기 선택된 전하 보유 트랜지스터의 제어 게이트에 상기 제1프로그램 상태의 하위 한계의 전압 레벨을 적용하
는 단계;
상기 적어도 2개의 전하 보유 트랜지스터들 중 상기 선택되지 않은 전하 보유 트랜지스터 또는 트랜지스터들의
제어 게이트에 통과 전압 레벨을 적용하는 단계;
상기 적어도 2개의 전하 보유 트랜지스터들 중 최상부 전하 보유 트랜지스터의 드레인에 판독 바이어스 전압 레
벨을 적용하는 단계;
공개특허 10-2011-0123735
- 17 -
상기 최상부 전하 보유 트랜지스터의 상기 드레인에 상기 선택된 전하 보유 트랜지스터에 프로그램된 프로그램
상태의 감지를 연결하는 단계; 및
상기 최하부 전하 보유 트랜지스터의 상기 소스에 접지 기준 전압 레벨을 적용하는 단계를 포함하는, 낸드-유사
놀 플래쉬 셀.
청구항 63
제 62 항에 있어서,
상기 통과 전압 레벨은 가장 큰 프로그램 상태의 상위 한계에 대략 +1.0V의 전위차를 더한 전압 레벨인, 낸드-
유사 놀 플래쉬 셀.
청구항 64
제 60 항에 있어서,
상기 적어도 2개의 전하 보유 트랜지스터들 중 상기 선택된 전하 보유 트랜지스터를 프로그래밍하는 단계는,
상기 선택된 전하 보유 트랜지스터가 상기 제1프로그램 상태의 상위 한계보다 작고 상기 제1프로그램 상태의 하
위 한계보다 큰 임계 전압 레벨을 가지도록, 상기 선택된 전하 보유 트랜지스터를 삭제하는 단계; 및
제2프로그램 상태로 프로그램될 상기 선택된 전하 보유 트랜지스터에 대하여, 제2프로그램 상태로 프로그램될
상기 선택된 전하 보유 트랜지스터들을 프로그램하기 위해 프로그램 전압 신호들을 생성하는 단계; 및
상기 선택된 전하 보유 트랜지스터가 상기 제2프로그램 상태로 프로그램됨을 확인하기 위한 프로그램 확인 신호
들을 생성하는 단계들을 포함하는, 낸드-유사 놀 플래쉬 셀.
청구항 65
제 64 항에 있어서,
상기 프로그램 전압 신호들을 생성하는 단계는,
상기 선택된 전하 보유 트랜지스터의 제어 게이트에 매우 큰 프로그램 전압을 적용하는 단계;
상기 적어도 2개의 전하 보유 트랜지스터들 중 상기 선택되지 않은 전하 보유 트랜지스터 또는 트랜지스터들의
제어 게이트들에 중간 정도 큰 프로그램 금지 전압을 적용하는 단계; 및
상기 적어도 2개의 전하 보유 트랜지스터들 중 상기 최상부 전하 보유 트랜지스터의 드레인 및 상기 최하부 전
하 보유 트랜지스터의 소스에 상기 접지 기준 전압 레벨을 적용하는 단계들을 포함하는, 낸드-유사 놀 플래쉬
셀.
청구항 66
제 65 항에 있어서,
상기 매우 큰 프로그램 전압은 대략 +15.0V 내지 대략 +20.0V, 상기 큰 프로그램 금지 게이팅 전압은 대략
+10.0V, 및 상기 중간 정도 큰 프로그램 금지 전압은 대략 +5.0V인, 낸드-유사 놀 플래쉬 셀.
청구항 67
제 65 항에 있어서,
상기 선택된 전하 보유 트랜지스터는, 프로그램될 상기 전하 보유 트랜지스터들의 비트 라인들 및 소스 라인들
에 접지 기준 전압을 제공하고, 프로그램되지 않을 상기 선택된 전하 보유 트랜지스터들의 드레인 및 소스에 대
략 +10.0V인 프로그램 금지 전압 레벨을 생성하는 것에 의해 프로그램되는 것이 금지되는, 낸드-유사 놀 플래쉬
셀.
청구항 68
제 64 항에 있어서,
공개특허 10-2011-0123735
- 18 -
상기 프로그램 확인 신호들을 생성하는 단계는,
상기 선택된 전하 보유 트랜지스터의 제어 게이트에 적용됨을 확인하기 위한 프로그램 상태의 하위 한계 전압
레벨을 생성하는 단계;
상기 적어도 2개의 직렬로 연결된 전하 보유 트랜지스터들 중 선택되지 않은 것들을 켜기 위해, 상기 적어도 2
개의 직렬로 연결된 전하 보유 트랜지스터들 중 선택되지 않은 것들의 제어 게이트들에 적용되는 통과 전압 레
벨을 생성하는 단계;
상기 적어도 2개의 직렬로 연결된 전하 보유 트랜지스터들 중 상기 최상부 전하 보유 트랜지스터의 드레인에 판
독 바이어스 전압 레벨을 생성하는 단계;
상기 선택된 전하 보유 트랜지스터들에 프로그램된 프로그램 상태를 감지하기 위해 상기 적어도 2개의 직렬로
연결된 전하 보유 트랜지스터들 중 상기 최상부 전하 보유 트랜지스터의 드레인에 감지 증폭기를 연결하는
단계; 및
상기 적어도 2개의 직렬로 연결된 전하 보유 트랜지스터들 중 상기 최하부 전하 보유 트랜지스터의 소스에 접지
기준 전압 레벨을 연결하는 단계들을 포함하는, 낸드-유사 놀 플래쉬 셀.
청구항 69
제 68 항에 있어서,
상기 통과 전압 레벨은 가장 큰 프로그램 상태의 상위 한계에 대략 +1.0V의 전위차를 더한 전압 레벨인, 낸드-
유사 놀 플래쉬 셀.
청구항 70
제 60 항에 있어서,
상기 선택된 전하 보유 트랜지스터의 프로그램 상태를 판독하는 단계는,
상기 선택된 전하 보유 트랜지스터의 상기 제어 게이트에 판독될 프로그램 상태의 하위 한계를 적용하는 단계;
상기 적어도 2개의 직렬로 연결된 전하 보유 트랜지스터들 중 상기 선택되지 않은 전하 보유 트랜지스터들에 상
기 통과 전압 레벨을 적용하는 단계;
상기 적어도 2개의 직렬로 연결된 전하 보유 트랜지스터들 중 상기 최상부 전하 보유 트랜지스터의 드레인에 판
독 바이어스 전압 레벨을 적용하는 단계;
상기 선택된 전하 보유 트랜지스터들에 프로그램된 프로그램 상태를 감지하기 위해 상기 적어도 2개의 직렬로
연결된 전하 보유 트랜지스터들 중 상기 최상부 전하 보유 트랜지스터의 드레인에 감지 증폭기를 연결하는
단계; 및
상기 적어도 2개의 직렬로 연결된 전하 보유 트랜지스터들 중 상기 최하부 전하 보유 트랜지스터의 소스에 접지
기준 전압 레벨을 연결하는 단계들을 포함하는, 낸드-유사 놀 플래쉬 셀.
청구항 71
제 70 항에 있어서,
상기 통과 전압 레벨은 가장 큰 프로그램 상태의 상위 한계에 대략 +1.0V의 전위차를 더한 전압 레벨인, 낸드-
유사 놀 플래쉬 셀.
명 세 서
기 술 분 야
본 발명은 비휘발성 메모리 어레이 구조 및 비휘발성 메모리 어레이 구조의 동작에 관한 것이다. 보다 상세하게[0001]
는 본 발명은 이중 전하 보유 트랜지스터 놀 비휘발성 메모리 장치 구조(dual charge retaining transistor
NOR nonvolatile memory device structures) 및 회로, 및 이러한 이중 전하 보유 트랜지스터 놀 비휘발성 메모
리 장치 구조의 동작에 관한 것이다.
공개특허 10-2011-0123735
- 19 -
배 경 기 술
본 출원은 2009년 2월 5일에 출원된 미국 가출원 제61/207,020호의 미국 특허법 제 119조 가출원 하에서의 우선[0002]
권을 주장하고, 이 가출원 전체는 여기에 참조로서 반영된다.
대리인 관리번호 AP08-004, 2009년 5월 7일에 출원된 미국 출원 제 12/387,771호는, 본 발명으로서 동일한 출원[0003]
인에게 양도되고, 이 출원 전체는 여기에 참조로서 반영된다.
대리인 관리번호 AP08-006, 2009년 6월 1일에 출원된 미국 출원 제 12/455337호는, 본 발명으로서 동일한 출원[0004]
인에게 양도되고, 이 출원 전체는 여기에 참조로서 반영된다.
비휘발성 메모리는 업계에 잘 알려져 있다. 비휘발성 메모리의 다양한 종류에는 롬(Read-Only Memory, ROM), 이[0005]
피롬(Electrically Programmable Read Only Memory, EPROM), 이이피롬(Electrically Erasable Programmable
Read Only Memory, EEPROM), 놀 플래쉬 메모리(NOR Flash Memory), 낸드 플래쉬 메모리(NAND Flash Memory)가
포함된다. 개인용 디지털 보조장치(PDA), 휴대폰, 노트북, 랩탑 컴퓨터, 녹음기, 위치추적 시스템(GPS) 등과 같
은 요즘의 어플리케이션들에 있어서, 플래쉬 메모리는 비휘발성 메모리들 중 좀 더 인기있는 종류들 중 하나가
되어가고 있다. 플래쉬 메모리는 고밀도, 작은 실리콘 영역, 저비용의 복합적인 장점들을 가지고 있고, 단일의
저전압 전력 공급 전압원을 이용해 반복적으로 프로그램되고 삭제될 수 있다.
업계에 알려진 플래쉬 메모리 구조들은 전하 저장소, 전하 트래핑과 같은 전하 보유 매커니즘을 채용한다. 플로[0006]
팅 게이트(floating gate) 비휘발성 메모리를 가지고 있는, 전하 보유 매커니즘에 있어서, 디지털 데이터를 표
현하는 전하는 상기 장치의 플로팅 게이트에 저장된다. 상기 저장된 전하는 상기 플로팅 게이트 비휘발성 메모
리 셀에 저장된 디지털 데이터를 결정하기 위해 상기 플로팅 게이트 메모리 셀의 임계 전압을 변경시킨다.
SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 또는 MONOS(Metal-Oxide-Nitride-Oxide-Silicon) 타입 셀과 같
은, 전하 트래핑 매커니즘에 있어서, 상기 전하는 2개의 절연 층들 사이의 전하 트래핑 층 안에 갇히게 된다.
상기 SONOS/MONOS 장치 안의 상기 전하 트래핑 층은 SiNx와 같이 상대적으로 높은 유전율 상수(k)를 가진다.
최근 플래쉬 비휘발성 메모리는 빠른 랜덤 억세스 비동기 놀 플래쉬 비휘발성 메모리(fast random-access,[0007]
asynchronous NOR flash nonvolatile memory)와 느린 직렬 억세스 동기 낸드 플래쉬 비휘발성 메모리(slower
serial-access, synchronous NAND flash nonvolatile memory)와 같이, 2 가지 주요 제품 카테고리로 나누어진
다. 현재 설계되어 있는 놀 플래쉬 비휘발성 메모리는 복합 외부 어드레스와 적절한 제어 신호 핀들과 함께 데
이터 핀들을 가지는 하이 핀-카운트 메모리이다. 이러한 놀 플래쉬 비휘발성 메모리의 단점 중 하나는 밀도가
두 배가 됨에 따라, 하나 이상의 외부 어드레스 핀을 추가하는 것에 의해 하나씩 필요한 외부 핀 카운트의 수가
증가된다는 것이다. 이와 대조적으로, 낸드 플래쉬 비휘발성 메모리는 어드레스 입력 핀들이 없어, 놀보다는 상
대적으로 적은 수의 핀 카운트를 가지는 장점이 있다. 밀도가 증가함에 따라, 상기 낸드 플래쉬 비휘발성 메모
리 핀 카운트는 언제나 일정하게 유지된다. 제조되는 주류 낸드 및 놀 플래쉬 비휘발성 메모리 셀 구조들은 전
하로서 또는 소위 단일 레벨 프로그램 셀(single-level program cell, SLC)로서 데이터 한 비트를 저장하는 하
나의 전하 보유(전하 저장 또는 전하 트래핑) 트랜지스터 메모리 셀을 사용하는 것이다. 이것은 각각 상기 셀
내에 단일 레벨 프로그램된 데이터를 저장하는, 하나의 비트/하나의 트랜지스터 낸드 셀 또는 놀 셀로
지칭된다.
상기 낸드 및 놀 플래쉬 비휘발성 메모리는 시스템 내장 프로그램 및 삭제 능력의 장점을 제공하고, 적어도 100[0008]
번의 데이터변경 기능(100K endurance cycles)을 제공하는 사양을 가진다. 이에 더하여, 단일칩 낸드 및 놀 플
래쉬 비휘발성 메모리 제품 모두는 매우 큰 확장성 있는 셀 크기 때문에 기가 바이트 밀도를 제공할 수 있다.
예를 들어, 현재 일 비트/ 일 트랜지스터 낸드 셀 크기는 ~4λ
2
(λ는 반도체 프로세스에 있어서 최소 특성 크기
이다)에 있고, 놀 셀 크기는 ~10λ
2
에 있다. 더 나아가, 2 가지 전압 임계치(Vt0 및 Vt1)를 가지는 단일 레벨
프로그램 셀로서 데이터를 저장하는 것에 더하여, 하나의 트랜지스터 낸드 및 놀 플래쉬 비휘발성 메모리 셀들
모두는 셀당 적어도 2 비트들 또는 하나의 물리적 셀에서 4 개의 복수 레벨 임계 전압들(Vt0, Vt1, Vt2, 및
Vt3)을 가지는 하나의 트랜지스터당 2 비트들을 저장할 수 있다.
현재, 단일칩 이중 다결정 실리콘 게이트 낸드 플래쉬 비휘발성 메모리 칩 중 최고밀도는 64 Gb이다. 이와 대[0009]
조적으로, 이중 다결정 실리콘 게이트 놀 플래쉬 비휘발성 메모리 칩은 2 Gb의 밀도를 가진다. 이러한 낸드 및
놀 플래쉬 비휘발성 메모리 밀도 사이의 커다란 차이는 놀 플래쉬 비휘발성 메모리보다 우수한 낸드 플래쉬 비
휘발성 메모리 셀의 확장성의 결과이다. 놀 플래쉬 비휘발성 메모리 셀은 고전류 채널 고에너지 전자(Channel-
공개특허 10-2011-0123735
- 20 -
Hot-Electron, CHE) 주입 프로그래밍 프로세스를 유지하기 위해 5.0V 드레인-소스 전압(Vds)이 필요하다. 또는,
낸드 플래쉬 비휘발성 메모리 셀은 저전류 파울러-노르트하임 채널 터널링(Fowler-Nordheim channel tunneling)
프로그램 프로세스를 위해 드레인과 소스 사이에 0.0V의 전압이 필요하다. 이것은 상기 하나의 비트/하나의 트
랜지스터 낸드 플래쉬 비휘발성 메모리 셀 크기가 하나의 비트/하나의 트랜지스터 놀 플래쉬 비휘발성 메모리
셀 크기의 반 밖에 안되는 결과로 이어진다. 이것은 낸드 플래쉬 비휘발성 메모리 장치가 방대한데이터 저장을
필요로 하는 어플리케이션들에 사용되는 것을 가능하게 한다. 놀 플래쉬 비휘발성 메모리 장치는 상대적으로 적
은 데이터 저장을 필요로 하고, 또한 빠르고 비동기 랜덤 억세스를 필요로 하는 프로그램 코드 저장 메모리로
사용된다.
플래쉬 비휘발성 메모리 셀의 프로그램 행위는, 상기 전하 보유 영역(플로팅 게이트 또는 전하 트래핑 층)을 해[0010]
당 메모리 셀의 켜짐 임계 전압 레벨(turn-on threshold voltage level)이 증가하도록 야기시키는 전하들로 충
전시키는 것을 포함한다. 따라서 프로그램될 때, 상기 플래쉬 비휘발성 메모리 셀은 켜지지 않을 것이다. 즉,
제어 게이트에 적용되는 판독 전위로 어드레스될 때, 비전도 상태를 유지할 것이다. 또는, 플래쉬 비휘발성 메
모리 셀의 삭제 행위는, 상기 플로팅 게이트로부터 전하들을 제거하여 상기 임계 전압 레벨을 낮추는 것을 포함
한다. 상기 낮아진 임계 전압 레벨로, 상기 제어 게이트에 판독 전위로 어드레스될 때 플래쉬 비휘발성 메모리
셀은 전도 상태로 켜질 것이다. 그러나, 플래쉬 비휘발성 메모리 셀은 과잉삭제의 문제점이 있다. 삭제 단계 동
안, 너무 많은 전하들이 상기 플로팅 게이트로부터 제거되어 약간의 양전하가 남게 되면 과잉삭제가 발생한다.
이것은 상기 메모리 셀을 조금 바이어스시켜서, 어드레스되지 않을 때조차도 적은 전류가 상기 메모리 셀로부터
누설되게 할 수 있다.
현재, 미국특허 제 6,407,948호(츄)에 개시된 바와 같이, 가장 흔하게 사용되는 플래쉬 메모리 삭제 방법들은[0011]
파울러-노르트하임 터널링 현상 및 채널 고에너지-전자 터널링 현상을 채용한다. 플래쉬 비휘발성 메모리 셀을
위한 삭제 절차에 있어서, 전압은 제어 게이트와 플래쉬 비휘발성 메모리 셀의 채널 또는 드레인 사이에서 음의
전위차를 갖는 전압계(voltage field)를 생성하기 위해, 플래쉬 비휘발성 메모리 셀에 연속적으로 적용된다. 플
래쉬 비휘발성 메모리 셀의 플로팅 게이트에 축적된 전자들은 상기 플래쉬 비휘발성 메모리 셀의 얇은 유전체
층을 지나가기 때문에 감소하여, 상기 플래쉬 메모리 셀의 임계 전압을 감소시킨다. 삭제 절차가 수행될 때, 삭
제 전압 펄스는 어레이 안의 모든 플래쉬 메모리 셀들을 삭제하기 위해 플래쉬 메모리 어레이의 각각의 플래쉬
메모리 셀에 적용된다. 하지만, 상기 플래쉬 메모리 어레이의 모든 플래쉬 메모리 셀들이 동일한 회로 특성을
가지는 것은 아니다. 플래쉬 메모리 셀들 중 일부는 과잉삭제의 문제를 겪게 될 것이다. 과잉삭제된 플래쉬 메
모리 셀은 임계전압이 +0.5 V 보다 작은 것이다. 플래쉬 메모리 어레이가 상기 플래쉬 메모리 셀들의 복수의 열
들 상에 복수의 과잉삭제된 플래쉬 메모리 셀들을 가지고 있다면, 상기 플래쉬 비휘발성 메모리 셀은 공핍 장치
(depletion device)처럼 동작하고 누설 전류를 제공한다. 이러한 누설 전류는 상기 플래쉬 메모리 어레이의 데
이터 판독 정확도에 악영향을 미친다. 선택된 플래쉬 비휘발성 메모리 셀들의 판독 작업 동안, 상기 선택된 플
래쉬 메모리 셀에 연결된 비트 라인(bit line)은 상기 비트 라인에 연결된 과잉삭제된 플래쉬 메모리 셀들 중
하나에 연결되어 있다. 상기 비트 라인은 상기 비전도 플래쉬 메모리 셀의 판독 동안 과잉 누설 전류로 인한 문
제를 겪게 된다.
선행기술문헌
특허문헌
(특허문헌 0001) US 6,407,948 B1 (Chou) 2002. 6. 18 [0012]
발명의 내용
해결하려는 과제
본 발명의 목적은 과잉삭제 관리를 위한 낸드-유사 이중 전하 보유 트랜지스터 놀 플래쉬 메모리 셀의 동작을[0013]
위한 장치 및 방법을 제공하는 데 있다.
본 발명의 다른 목적은 판독 또는 확인 동작 동안 누설 전류가 데이터를 변경하지 않도록, 삭제된 이중 전하 보[0014]
유 트랜지스터 놀 플래쉬 메모리 셀들의 임계 전압 레벨을 설정하기 위해, 이중 전하 보유 트랜지스터 놀 플래
쉬 메모리 셀들의 프로그램 및 삭제를 위한 장치 및 방법을 제공하는 데 있다.
공개특허 10-2011-0123735
- 21 -
과제의 해결 수단
이러한 목적들 중 적어도 하나를 달성하기 위해, 일 실시예는 이중 전하 보유 트랜지스터 놀 플래쉬 메모리 셀[0015]
들의 삭제, 확인 삭제, 과잉삭제 확인, 프로그래밍, 및 프로그램 확인에 의한, 낸드-유사 이중 전하 보유 트랜
지스터 놀 플래쉬 메모리 셀들의 작동 방법을 포함한다. 상기 놀 플래쉬 메모리 셀들의 어레이의 블록은 행들
및 열들로 정렬되어 있다. 상기 블록은 상기 놀 플래쉬 메모리 셀들의 어레이의 하부-어레이를 형성한다. 놀 플
래쉬 메모리 셀들 각각은 2개의 직렬로 연결된 전하 보유 트랜지스터들로 형성된다. 상기 2개의 전하 보유 트랜
지스터들 중 제1의 드레인/소스는 로컬 비트 라인에 연결되어 있고, 상기 2개의 전하 보유 트랜지스터들 중 제2
의 소스/드레인은 로컬 소스 라인에 연결되어 있다. 상기 로컬 비트 라인은 비트 라인 게이팅 트랜지스터를 통
해 전역 비트 라인에 연결되고, 상기 로컬 소스 라인은 소스 라인 게이팅 트랜지스터를 통해 전역 소스 라인에
연결된다. 놀 플래쉬 메모리 셀들의 각 행 상의 상기 제1전하 보유 트랜지스터들 각각의 제어 게이트들은 워드
라인에 연결되어 있다. 놀 플래쉬 메모리 셀들의 행 상의 상기 제2전하 보유 트랜지스터들의 제어 게이트들은
분리된 워드 라인에 연결되어 있다. 상기 제1전하 보유 트랜지스터들의 각 행은 상기 전하 보유 트랜지스터들의
제1페이지 세트를 형성하고, 상기 제2전하 보유 트랜지스터들의 각 행은 상기 전하 보유 트랜지스터들의 제2페
이지 세트를 형성한다.
이중 전하 보유 트랜지스터 놀 플래쉬 메모리 셀들의 어레이의 모든 셀들의 임계 전압 레벨들이 프로그램 상태[0016]
들을 지시하는 양의 임계 전압 레벨들을 가지고, 상기 이중 전하 보유 트랜지스터 놀 플래쉬 메모리 셀들의 블
록의 삭제는, 전하 보유 트랜지스터들의 교대하는 페이지들의 제1 반 블록을 선택하는 것에 의해 시작된다. 이
중 전하 보유 트랜지스터 놀 플래쉬 메모리 셀들의 상기 어레이의 블록은 2개의 반 블록들을 가지고, 각각의 반
블록은 상기 이중 전하 보유 트랜지스터 놀 플래쉬 메모리 셀들의 교대하는 행들의 페이지들을 포함한다. 상기
제1 반 블록의 상기 이중 전하 보유 트랜지스터 놀 플래쉬 메모리 셀들은 동시에 집단적으로 삭제된다. 상기 삭
제된 이중 전하 보유 트랜지스터 놀 플래쉬 메모리 셀들은 그후 페이지 단위로 전하 보유 트랜지스터들의 상기
제1 선택된 반 블록이 제1프로그램 상태의 상위 한계보다 작은 전압 임계 레벨들을 가짐을 보장하기 위해 확인
된다. 상기 제1 선택된 반 블록의 전하 보유 트랜지스터들 중 어느 하나라도 상기 제1프로그램 상태의 상위 한
계보다 큰 임계 전압 레벨들을 가진다면, 상기 제1 반 블록 안의 모든 전하 보유 트랜지스터들이 상기 제1프로
그램 상태의 상위 한계보다 작은 임계 전압 레벨들을 가질 때까지 상기 제1 선택된 반 블록은 삭제되고 삭제 확
인된다. 전하 보유 트랜지스터들의 상기 제1 선택된 반 블록은 그후 페이지 단위로 임계 전압 레벨이 상기 제1
프로그램 상태의 하위 한계보다 큰지 판단하기 위해 과잉삭제 확인된다. 상기 전하 보유 트랜지스터들 중 어느
하나라도 상기 제1프로그램 상태의 하위 한계보다 작은 임계 전압 레벨들을 가진다면, 임계 전압(Vt) 레벨들이
상기 제1프로그램 상태의 하위 한계보다 커질 때까지 이러한 전하 보유 트랜지스터들은 그후 페이지 단위로 프
로그램되고 과잉삭제 확인된다.
상기 제1프로그램 상태의 하위 한계와 상기 제1프로그램 상태의 상위 한계 사이에서 임계 전압들을 가지도록 상[0017]
기 전하 보유 트랜지스터들의 제1 선택된 반 블록의 삭제 및 프로그래밍이 완료되자마자, 상기 제2 선택된 반
블록의 전하 보유 트랜지스터들이 상기 제1프로그램 상태의 하위 한계와 상기 제1프로그램 상태의 상위 한계 사
이에서 임계 전압들을 가질 때까지 이중 전하 보유 트랜지스터 놀 플래쉬 메모리 셀들의 상기 블록의 상기 제2
반 블록이 연이어 선택, 삭제, 삭제 확인, 과잉삭제 확인, 및 프로그래밍된다.
프로그램 상태들을 지시하는 양의 임계 전압 레벨들을 가지는 전하 보유 트랜지스터의 단일 페이지의 페이지 삭[0018]
제는, 하나의 페이지를 선택하고, 선택되지 않은 페이지들을 삭제로부터 금지하는 것에 의해 시작된다. 상기 선
택된 페이지의 이중 전하 보유 트랜지스터 놀 플래쉬 메모리셀들은 삭제되고, 그후 상기 전하 보유 트랜지스터
들의 임계 전압 레벨들이 제1프로그램 상태의 상위 한계보다 작다는 것을 확인하기 위해 삭제 확인된다. 상기
선택된 페이지의 이중 전하 보유 트랜지스터 놀 플래쉬 메모리 셀들 중 어느 하나라도 상기 제1프로그램 상태의
상위 한계보다 큰 임계 전압들을 가진다면, 상기 이중 전하 보유 트랜지스터 놀 플래쉬 메모리 셀들은 상기 임
계 전압 레벨들이 모두 상기 제1프로그램 상태의 상위 한계보다 작아질 때까지 반복적으로 삭제되고 삭제 확인
된다. 전하 보유 트랜지스터들의 페이지는 그후 임계 전압 레벨이 상기 제1프로그램 상태의 하위 한계보다 크다
는 것을 확인하기 위해 과잉삭제 확인된다. 상기 전하 보유 트랜지스터들 중 어느 하나의 임계 전압 레벨들이
상기 제1프로그램 상태의 하위 한계보다 작다면, 상기 전하 보유 트랜지스터들은 상기 임계 전압 레벨들 모두가
상기 제1프로그램 상태의 하위 한계보다 커질 때까지 프로그램되고 과잉삭제 확인된다.
임계 전압 레벨이 프로그램 상태들을 지시하는 양의 임계 전압 레벨들을 가지도록 설정하기 위한 전하 보유 트[0019]
랜지스터의 단일 페이지의 페이지 프로그래밍은, 하나의 페이지를 선택하고, 선택되지 않은 페이지들을 프로그
공개특허 10-2011-0123735
- 22 -
램되지 않도록 금지하는 것에 의해 시작된다. 상기 선택된 전하 보유 트랜지스터들의 페이지의 프로그래밍은 상
기 선택된 전하 보유 트랜지스터들의 페이지의 페이지 삭제에 의해 시작된다. 상기 페이지 삭제가 완료된 때,
상기 페이지의 모든 전하 보유 트랜지스터는 상기 제1프로그램 상태의 하위 한계보다 크고 상기 제프로그램 상
태의 상위 한계보다 작은 임계 전압 레벨을 가지도록 프로그램된다. 제2프로그램 상태로 프로그램되는 이러한
전하 보유 트랜지스터들은 그후 상기 제2프로그램 상태의 하위 한계보다 큰 임계 전압 레벨들을 가지도록 더 프
로그램되고 프로그램 확인된다. 전하 보유 트랜지스터들의 상기 페이지가 2개 이상의 프로그램 상태들을 가지도
록 프로그램되면, 추가의 프로그램 상태들로 더 프로그램되는 이러한 전하 보유 트랜지스터들은 이러한 프로그
램 상태들로 프로그램되고 프로그램 확인된다.
다양한 실시예들에 있어서, 상기 이중 전하 보유 트랜지스터 놀 플래쉬 메모리 셀들의 각 열은 상기 이중 전하[0020]
보유 트랜지스터 놀 플래쉬 메모리 셀들의 열에 평행하게 놓여 있는 로컬 비트 라인 및 로컬 소스 라인에 연관
되어 있다. 놀 플래쉬 메모리 셀들의 어레이의 열들의 쌍들의 상기 로컬 비트 라인들 및 로컬 소스 라인들은 전
역 비트 라인 및 전역 소스 라인을 공유한다. 삭제 확인, 과잉삭제 확인, 프로그램 확인, 및 판독 동작에 있어
서, 상기 열 쌍들 중 한 세트의 열들 상에 있는 선택된 페이지는 판독을 위해 선택되고, 상기 열 쌍들 중 다른
세트는 판독이 금지된다. 상기 판독 동작은 상기 전하 보유 트랜지스터들 안에 저장된 프로그램 상태를 판단하
기 위해 상기 선택된 전하 보유 트랜지스터들이 판독 전압 레벨보다 크거나 작은 전압 임계를 가지는지 여부를
판단한다. 상기 전하 보유 트랜지스터가 2개 이상의 데이터 상태들로 프로그램된 경우에 있어서, 복수의 프로그
램된 상태들 중 어느 것이 상기 전하 보유 트랜지스터들에 프로그램되어 있는지 판단하기 위해 복수의 판독 전
압 레벨들이 존재한다.
다른 실시예에 있어서, 낸드-유사 놀 플래쉬 비휘발성 메모리 장치는 행들과 열들로 배치된 놀 플래쉬 메모리[0021]
셀들의 블록들의 어레이를 포함한다. 놀 플래쉬 메모리 셀들 각각은 적어도 2개의 직렬로 연결된 전하 보유 트
랜지스터들로 형성되어 있다. 상기 적어도 2개의 전하 보유 트랜지스터들 중 제1의 드레인/소스는 로컬 금속 비
트 라인에 연결되어 있고, 상기 적어도 2개의 전하 보유 트랜지스터들 중 제2의 소스/드레인은 로컬 금속 소스
라인에 연결되어 있다. 상기 로컬 금속 비트 라인은 비트 라인 게이팅 트랜지스터를 통해 다른 전역 금속 비트
라인에 연결되어 있고, 상기 로컬 금속 소스 라인은 소스 라인 게이팅 트랜지스터를 통해 다른 전역 금속 소스
라인에 연결되어 있다. 놀 플래쉬 메모리 셀들의 각 행 상에 있는 상기 제1 전하 보유 트랜지스터들 각각의 제
어 게이트들은 워드 라인에 연결되어 있다. 놀 플래쉬 메모리 셀들의 각 행 상에 있는 상기 제2 전하 보유 트랜
지스터들 각각의 제어 게이트들은 분리된 워드 라인에 연결되어 있다. 상기 제1 전하 보유 트랜지스터들의 각
행은 상기 전하 보유 트랜지스터들의 제1 짝수 페이지 세트를 형성하고, 상기 제2 전하 보유 트랜지스터들의 각
행은 상기 전하 보유 트랜지스터들의 제2 홀수 페이지 세트를 형성한다.
행 제어 회로는 상기 낸드-유사 놀 플래쉬 메모리 셀들의 각 행의 상기 제어 게이트들에 연결된 각 워드 라인에[0022]
연결되어 있다. 상기 행 제어 회로는 상기 연관된 비트 라인들 각각의 상기 비트 라인 게이팅 트랜지스터들의
상기 게이트들에 연결된 비트 라인 선택 라인들에 연결되어 있다. 상기 비트 라인 게이팅 트랜지스터들은 연관
된 로컬 비트 라인들에 각 전역 비트 라인을 연결한다. 나아가, 상기 행 제어 회로는 상기 연관된 소스 라인 게
이팅 트랜지스터들의 상기 게이트들에 연결된 소스 라인 선택 라인들에 연결된다. 상기 소스 라인 게이팅 트랜
지스터들은 연관된 로컬 소스 라인들에 각 전역 소스 라인을 연결한다.
상기 행 제어 회로는 대략 +18.0V 내지 대략 +22.0V (명목상 +20.0V)의 매우 큰 삭제 금지 전압, 및 접지 기준[0023]
전압 레벨인 삭제 전압을 생상하는 삭제 전압 생성 회로를 가진다. 나아가, 상기 행 제어 회로는 판독 전압 레
벨들, 삭제 및 과잉 삭제 확인 전압 레벨들, 통과 전압 레벨, 전원 공급 전압 소스의 전압 레벨, 및 접기 기준
전압 레벨을 생성하는 판독/확인 전압 생성기를 가진다. 상기 행 제어 회로는 대략 +15.0V 내지 대략 +22.0V의
매우 큰 프로그램 전압, 대략 +10.0V의 큰 프로그램 금지 전압, 대략 +5.0V의 중간 정도 큰 프로그램 금지
전압, 및 접지 기준 전압 레벨을 생성하는 프로그램 전압 생성기를 포함한다. 상기 프로그램 전압 생성기, 상기
삭제 전압 생성기, 및 상기 판독/확인 전압 생성기는, 상기 삭제 전압 레벨들, 상기 삭제 금지 전압 레벨들, 상
기 삭제 확인 전압 레벨들, 상기 프로그램 전압 레벨들, 상기 프로그램 금지 전압 레벨들, 상기 프로그램 확인
전압 레벨들, 및 상기 판독 전압 레벨들을 상기 어레이의 상기 워드 라인들, 상기 비트 라인 선택 트랜지스터들
의 상기 게이트들, 및 상기 소스 라인 트랜지스터들의 상기 게이트들에 전달하는 행 선택 회로에 연결되어 있다
.
행 전압 제어 회로는 상기 어레이가 삭제, 프로그램, 판독될지 여부를 판단하기 위한 제어 코드를 수신하는 제[0024]
어 디코더를 가진다. 어드레스 디코더는 상기 제어 디코더에 의해 제공되는 동작의 위치를 판단하는 어드레스
코드를 수신한다. 상기 제어 디코더는 삭제, 프로그램, 또는 판독 중 소망하는 동작을 정의하기 위해 상기 디코
공개특허 10-2011-0123735
- 23 -
딩된 제어 코드들을 상기 프로그램 전압 생성기, 상기 삭제 전압 생성기, 및 상기 판독/확인 전압 생성기로 전
달한다. 상기 어드레스 디코더는 프로그램, 삭제, 또는 판독될 놀 플래쉬 메모리 셀들의 행 위치를 판단하기 위
해 상기 행 선택기에 연결되어 있다.
상기 행 선택기는 삭제, 프로그램, 또는 판독에 적절하도록 상기 전역 금속 비트 라인들을 상기 로컬 금속 비트[0025]
라인들에 연결 또는 연결해제시키기 위해, 상기 비트 라인 게이팅 전압들을 상기 비트 라인 선택 트랜지스터들
에 적용하기 위한 비트 라인 선택 제어 회로를 가진다. 나아가, 상기 행 선택기는 삭제, 프로그램, 또는 판독에
적절하도록 상기 전역 금속 소스 라인들을 상기 로컬 금속 소스 라인들에 연결 또는 연결해제시키기 위해, 상기
소스 라인 게이팅 전압들을 상기 소스 라인 선택 트랜지스터들에 적용하기 위한 소스 라인 선택 제어 회로를 가
진다.
열 전압 제어 회로는 상기 낸드-유사 놀 플래쉬 메모리 셀들의 어레이의 열들에 연결된 전역 금속 소스 라인들[0026]
및 전역 금속 비트 라인들 각각에 연결되어 있다. 상기 열 전압 제어 회로는 선택되지 않은 전하 보유 트랜지스
터들이 프로그램되는 것을 금지하기 위해 드레인/소스들 또는 소스/드레인들에 선택적으로 적용되는 프로그램
금지 전압을 생성하는 열 프로그램 회로를 가진다. 나아가, 상기 열 프로그램 제어 회로는 선택적으로, 프로그
램되는 상기 선택된 전하 보유 트랜지스터들의 소스들 및 드레인들 및 제어 게이트 사이에 필요한 전압장을 제
공하기 위한 접지 기준 전압을 제공한다. 상기 열 전압 제어 회로는 상기 선택된 전하 보유 트랜지스터들에 판
독 바이어스 전압을 제공하는 판독 회로를 가진다. 감지 증폭기는 상기 선택된 전하 보유 트랜지스터들의 임계
전압 레벨에 기초한 전류를 수신하기 위해, 상기 선택된 비트 라인들에 연결되어 있다.
상기 열 전압 제어 회로는 얕은 우물 생성기 및 깊은 우물 생성기를 포함하는 우물 바이어스 제어 회로를 가진[0027]
다. 상기 깊은 우물 생성기는 기판의 표면으로 확산되는 제1전도 타입(N-타입)의 깊은 확산 우물에 연결되어 있
다. 제2전도 타입(P-타입)의 얕은 확산 우물은 상기 제1전도 타입의 상기 깊은 확산 우물로 확산된다. 상기 제2
전도 타입의 얕은 확산 우물은 상기 얕은 우물 생성기에 연결되어 있다. 상기 깊은 우물 생성기는 놀 플래쉬 메
모리 셀들의 상기 어레이의 프로그램, 확인, 및 판독을 위해 전원 공급 전압 소스의 전압 레벨을 생성하고, 상
기 놀 플래쉬 메모리 셀들의 어레이의 선택된 페이지 또는 블록을 삭제하는 동안 매우 큰 삭제 전압을
생성한다. 상기 얕은 우물 생성기는 상기 놀 플래쉬 메모리 셀들의 어레이의 프로그램, 확인, 및 판독을 위해
상기 접지 기준 전압 소스(0.0V)의 전압 레벨을 전달한다. 상기 얕은 우물 생성기는 삭제 동안 전하 보유 영역
으로부터 전하들을 끌어당기기 위해 상기 제2전도 타입의 얕은 우물에 적용되는 매우 큰 삭제 전압 레벨을 생성
한다. 상기 깊은 우물 생성기 및 상기 얕은 우물 생성기에 의해 생성되는 매우 큰 삭제 전압은 상기 깊은 확산
우물 및 상기 얕은 확산 우물 사이에서 원하지 않는 전진 전류를 막는다.
상기 열 전압 제어 회로는 상기 어레이가 삭제, 프로그램, 판독될지 여부를 판단하기 위한 제어 코드를 수신하[0028]
는 제어 디코더를 가진다. 어드레스 디코더는 상기 제어 디코더에 의해 제공되는 동작의 위치(어느 열들인지)를
판단하는 어드레스 코드를 수신한다. 상기 제어 디코더는 삭제, 프로그램, 또는 판독 중 소망하는 동작을 정의
하기 위해 상기 디코딩된 제어 코드들을 상기 열 프로그램 전압 생성기, 및 상기 열 판독/확인 전압 생성기, 및
상기 우물 바이어싱 회로로 전달한다. 상기 어드레스 디코더는 프로그램, 삭제, 또는 판독될 놀 플래쉬 메모리
셀들의 열 위치들을 판단하기 위해 상기 열 선택기에 연결되어 있다. 삭제 동작에 있어서, 상기 열 선택기는 상
기 전역 금속 비트 라인들과 상기 전역 금속 소스 라인들이 플로팅할 수 있도록 이들을 연결해제한다.
이중 전하 보유 트랜지스터 놀 플래쉬 메모리 셀들의 어레이의 모든 셀들의 임계 전압 레벨들이 프로그램 상태[0029]
들을 지시하는 양의 임계 전압 레벨들을 가지고, 상기 이중 전하 보유 트랜지스터 놀 플래쉬 메모리 셀들의 블
록의 삭제는, 전하 보유 트랜지스터들의 교대하는 페이지들의 제1 반 블록을 삭제하기 위해 상기 워드 라인 전
압 제어 회로를 선택하는 것에 의해 시작된다. 상기 이중 전하 보유 트랜지스터 놀 플래쉬 메모리 셀들의 어레
이의 블록은 2개의 반 블록들을 가지고, 각 반 블록들은 상기 이중 전하 보유 트랜지스터 놀 플래쉬 메모리 셀
들의 교대하는 행들의 페이지들을 포함한다. 상기 제1 반 블록의 상기 이중 전하 보유 트랜지스터 놀 플래쉬 메
모리 셀들은 동시에 집합적으로 삭제된다. 상기 워드 라인 전압 제어 회로는 상기 선택된 제1 반 블록 안의 상
기 선택된 워드 라인들에 상기 접지 기준 전압 레벨을 적용하고, 상기 선택된 제1 반 블록 안의 상기 선택되지
않은 워드 라인들에 상기 매우 큰 삭제 금지 전압을 적용한다. 상기 비트 라인 선택 회로 및 상기 소스 라인 선
택 회로는 매우 큰 선택 전압 레벨을 각각 상기 비트 라인 게이팅 트랜지스터들의 게이트들 및 상기 소스 라인
게이팅 트랜지스터들에 적용한다. 상기 열 제어 회로는 상기 전역 금속 비트 라인들 및 상기 전역 금속 소스 라
인들이 플로팅하도록 야기시킨다. 상기 매우 큰 삭제 전압은 상기 제2전도 타입의 얕은 확산 우물 및 상기 제1
전도 타입의 깊은 확산 우물에 적용된다.
공개특허 10-2011-0123735
- 24 -
상기 블록 삭제 완료 시, 상기 선택된 전하 보유 트랜지스터들은 그후 페이지 단위로 전하 보유 트랜지스터들의[0030]
교대하는 페이지들의 제1 반 블록이 제1프로그램 상태의 상위 한계보다 작은 전압 임계 레벨들을 가짐을 보장하
기 위해 확인된다. 상기 워드 라인 전압 제어 회로는 상기 선택된 워드 라인에 제1프로그램 상태의 상위 한계의
전압 레벨을 적용한다. 상기 워드 라인 전압 제어 회로는 선택되지 않은 워드 라인들에 접지 기준 전압 레벨을
적용한다. 상기 열 전압 제어 회로는 상기 전역 금속 비트 라인들, 및 상기 놀 플래쉬 메모리 셀들의 로컬 금속
비트 라인들에 판독 전압 레벨을 적용한다. 상기 열 전압 제어 회로는 상기 전역 금속 소스 라인들, 및 상기 놀
플래쉬 메모리 셀들의 로컬 금속 소스 라인들에 상기 접지 기준 전압 레벨을 적용한다. 감지 증폭기는 상기 전
하 보유 트랜지스터의 선택된 페이지의 임계 전압 레벨이 제1프로그램 상태의 상위 한계보다 작은지 여부를 감
지하기 위해, 상기 전역 금속 비트 라인들, 및 상기 로컬 금속 비트 라인들에 연결되어 있다. 상기 제1 반 블록
의 전하 보유 트랜지스터들 중 어느 하나라도 상기 제1프로그램 상태의 상위 한계보다 큰 임계 전압 레벨을 가
지면, 전하 보유 트랜지스터들의 상기 선택된 제1 반 블록은 삭제되고 상기 전하 보유 트랜지스터들 모두가 상
기 제1프로그램 상태의 상위 한계보다 작은 임계 전압 레벨들을 가질 때까지 반복적으로 삭제 확인된다.
전하 보유 트랜지스터들의 상기 선택된 제1 반 블록은 그후 그 임계 전압 레벨이 상기 제1프로그램 상태의 하위[0031]
한계보다 큼을 과잉삭제 확인된다. 상기 워드 라인 전압 제어 회로는 상기 선택된 워드 라인에 제1프로그램 상
태의 하위 한계의 전압 레벨을 적용한다. 상기 워드 라인 전압 제어 회로는 상기 선택되지 않은 워드 라인들에
접지 기준 전압 레벨을 적용한다. 상기 열 전압 제어 회로는 상기 전역 금속 비트 라인들 및 상기 놀 플래쉬 메
모리 셀들의 로컬 금속 비트 라인들에 판독 전압 레벨을 적용한다. 상기 열 전압 제어 회로들은 상기 전역 금속
소스 라인들 및, 상기 놀 플래쉬 메모리 셀들의 상기 로컬 금속 소스 라인들에 상기 접기 기준 전압 레벨을 적
용한다. 감지 증폭기는 상기 전하 보유 트랜지스터의 선택된 페이지의 임계 전압 레벨이 상기 제1프로그램 상태
의 하위 한계보다 큰지 여부를 감지하기 위해, 상기 전역 비트 라인들, 및 상기 로컬 비트 라인들에 연결되어
있다.
상기 전하 보유 트랜지스터들 중 어느 하나라도 상기 제1프로그램 상태의 하위 한계보다 작은 임계 전압 레벨을[0032]
가지면, 이러한 전하 보유 트랜지스터들은 그후 상기 제1프로그램 상태의 하위 한계보다 큰 임계 전압 레벨들을
가지도록 페이지 단위로 프로그램되고 과잉삭제 확인된다. 상기 선택된 페이지를 프로그램하기 위해, 상기 워드
라인 컨트롤러는 상기 선택된 워드 라인에 매우 큰 프로그램 전압을 적용하고, 상기 선택되지 않은 워드 라인들
에 중간 정도 큰 프로그램 금지 전압을 적용한다. 상기 비트 라인 및 상기 소스 라인 전압 컨트롤러들은 상기
전역 금속 비트 라인들 및 상기 전역 금속 소스 라인들을 상기 로컬 금속 비트 라인들 및 상기 로컬 금속 소스
라인들에 적절하게 연결하기 위해, 상기 적절한 비트 라인 게이트 선택 및 소스 라인 게이트 선택 전압들을 상
기 비트 라인 선택 트랜지스터들의 게이트들 및 상기 소스 라인 선택 트랜지스터들의 게이트들에 적용한다. 상
기 열 전압 제어 회로는 그 임계 전압 레벨이 제1프로그램 상태의 하위 한계보다 작아지도록 이러한 전하 보유
트랜지스터들을 프로그램하기 위해, 상기 접지 기준 전압 레벨을 상기 전역 금속 비트 라인들 또는 상기 전역
금속 소스 라인들, 및 상기 로컬 금속 비트 라인들 및 상기 로컬 금속 소스 라인들에 적용한다. 이와 유사하게,
상기 열 전압 제어 회로는 이러한 전하 보유 트랜지스터들이 제1프로그램 상태의 하위 한계보다 큰 임계 전압
레벨을 가지도록 프로그램되는 것을 금지하기 위해, 상기 큰 프로그램 금지 전압 레벨을 상기 전역 금속 비트
라인들 또는 전역 금속 소스 라인들, 및 상기 로컬 금속 비트 라인들 및 상기 로컬 금속 소스 라인들에 적용한
다.
전하 보유 트랜지스터들의 상기 제1 선택된 반 블록의 삭제 완료 시, 전하 보유 트랜지스터들의 교대하는 페이[0033]
지들의 상기 제2 반 블록이 상기 전하 보유 트랜지스터들의 제2 반 블록의 전하 보유 트랜지스터들이 상기 제1
프로그램 상태의 하위 한계와 상기 제1프로그램 상태의 상위 한계 사이에서 그 임계 전압들을 가질 때까지
선택, 삭제, 삭제 확인, 과잉삭제 확인, 및 프로그램된다.
상기 전하 보유 트랜지스터들의 단일 페이지의 삭제는, 상기 행 전압 제어 회로가 페이지를 선택하고 선택되지[0034]
않은 페이지들을 삭제되지 않도록 금지하는 것에 의해 시작된다. 상기 선택된 페이지는 접지 기준 전압 레벨을
상기 선택된 워드 라인에 전달하는 상기 워드 라인 전압 제어 회로에 의해 삭제된다. 상기 워드 라인 전압 제어
회로는 상기 매우 큰 삭제 금지 전압을 상기 선택되지 않은 페이지들의 워드 라인들에 적용한다. 상기 비트 라
인 선택 회로 및 상기 소스 라인 선택 회로는 상기 비트 라인 및 소스 라인 게이팅 트랜지스터들의 게이트 고장
을 막기 위해, 매우 큰 선택 전압 레벨을 상기 비트 라인 게이팅 트랜지스터들 및 상기 소스 라인 게이팅 트랜
지스터들의 게이트들에 각각 적용한다. 상기 행 제어 회로는 상기 전역 금속 비트 라인들 및 상기 전역 금속 소
스 라인들이 플로팅하도록 야기시킨다. 상기 매우 큰 삭제 전압은 상기 제2전도 타입(p-타입)의 상기 얕은 확산
우물 및 제1전도 타입(n-타입)의 상기 깊은 확산 우물에 적용된다. 상기 얕은 확산 우물 및 상기 깊은 확산 우
공개특허 10-2011-0123735
- 25 -
물에 적용된 상기 매우 큰 삭제 전압은 상기 깊은 확산 우물과 상기 얕은 확산 우물 사이의 소망하지 않는 전진
전류를 막는다. 상기 제2전도 타입(p-타입)의 상기 얕은 확산 우물에 적용되는 상기 매우 큰 삭제 전압은 상기
플로팅 게이트 트랜지스터들의 드레인들 및 소스들에 결합되어 있다.
상기 삭제 완료 시, 상기 전하 보유 트랜지스터들의 선택된 페이지는 그후 상기 전하 보유 트랜지스터들의 상기[0035]
페이지가 제1프로그램 상태의 상위 한계보다 작은 전압 임계 레벨들을 가짐을 보장하기 위해 삭제 확인된다. 상
기 워드 라인 전압 제어 회로는 상기 선택된 워드 라인에 제1프로그램 상태의 상위 한계의 전압 레벨을 적용한
다. 상기 워드 라인 전압 제어 회로는 선택되지 않은 워드 라인들에 접지 기준 전압 레벨을 적용한다. 상기 열
전압 제어 회로는 상기 전역 금속 비트 라인들, 및 상기 놀 플래쉬 메모리 셀들의 로컬 금속 비트 라인들에 판
독 전압 레벨을 적용한다. 상기 열 전압 제어 회로는 상기 전역 금속 소스 라인들, 및 상기 놀 플래쉬 메모리
셀들의 로컬 금속 소스 라인들에 상기 접지 기준 전압 레벨을 적용한다. 상기 감지 증폭기는 상기 전하 보유 트
랜지스터의 선택된 페이지의 임계 전압 레벨이 제1프로그램 상태의 상위 한계보다 작은지 여부를 감지하기
위해, 상기 전역 금속 비트 라인들, 및 상기 로컬 금속 비트 라인들에 연결되어 있다. 상기 선택된 페이지의 전
하 보유 트랜지스터들 중 어느 하나라도 상기 제1프로그램 상태의 상위 한계보다 큰 임계 전압 레벨을 가지면,
전하 보유 트랜지스터들의 상기 선택된 페이지는 삭제되고, 상기 전하 보유 트랜지스터들 모두가 상기 제1프로
그램 상태의 상위 한계보다 작은 임계 전압 레벨들을 가질 때까지 반복적으로 삭제 확인된다.
상기 전하 보유 트랜지스터들의 선택된 페이지는 그후 상기 전하 보유 트랜지스터들 모두의 임계 전압 레벨들이[0036]
상기 제1프로그램 상태의 하위 한계보다 큼을 과잉삭제 확인된다. 상기 워드 라인 전압 제어 회로는 상기 선택
된 워드 라인에 제1프로그램 상태의 하위 한계의 전압 레벨을 적용한다. 상기 워드 라인 전압 제어 회로는 선택
되지 않은 워드 라인들에 접지 기준 전압 레벨을 적용한다. 상기 열 전압 제어 회로는 상기 전역 금속 비트 라
인들, 및 상기 놀 플래쉬 메모리 셀들의 로컬 금속 비트 라인들에 판독 전압 레벨을 적용한다. 상기 열 전압 제
어 회로는 상기 전역 금속 소스 라인들, 및 상기 놀 플래쉬 메모리 셀들의 로컬 금속 소스 라인들에 상기 접지
기준 전압 레벨을 적용한다. 상기 감지 증폭기는 상기 전하 보유 트랜지스터의 선택된 페이지의 임계 전압 레벨
이 제1프로그램 상태의 하위 한계보다 큰지 여부를 감지하기 위해, 상기 전역 금속 비트 라인들, 및 상기 로컬
금속 비트 라인들에 연결되어 있다.
상기 선택된 페이지의 상기 전하 보유 트랜지스터들 중 어느 하나라도 상기 제1프로그램 상태의 하위 한계보다[0037]
작은 임계 전압 레벨을 가지면, 이러한 전하 보유 트랜지스터들은 그후 상기 제1프로그램 상태의 하위 한계보다
큰 임계 전압 레벨들을 가지도록 프로그램되고 과잉삭제 확인된다. 상기 선택된 페이지를 프로그램하기 위해,
상기 워드 라인 컨트롤러는 상기 선택된 워드 라인에 상기 매우 큰 프로그램 전압을 적용하고, 상기 선택되지
않은 워드 라인들에 상기 중간 정도 큰 프로그램 금지 전압을 적용한다. 상기 비트 라인 및 상기 소스 라인 전
압 컨트롤러들은 상기 전역 금속 비트 라인들 및 상기 전역 금속 소스 라인들을 상기 로컬 금속 비트 라인들 및
상기 로컬 금속 소스 라인들에 각각 적절하게 연결하기 위해, 상기 적절한 비트 라인 게이트 선택 및 소스 라인
게이트 선택 전압들을 상기 비트 라인 선택 트랜지스터들의 게이트들 및 상기 소스 라인 선택 트랜지스터들의
게이트들에 적용한다. 상기 열 전압 제어 회로는 그 임계 전압 레벨이 제1프로그램 상태의 하위 한계보다 작아
지도록 이러한 전하 보유 트랜지스터들을 프로그램하기 위해, 상기 접지 기준 전압 레벨을 상기 전역 금속 비트
라인들 또는 상기 전역 금속 소스 라인들, 및 상기 로컬 금속 비트 라인들 및 상기 로컬 금속 소스 라인들에 적
용한다. 이와 유사하게, 상기 열 전압 제어 회로는 이러한 전하 보유 트랜지스터들이 제1프로그램 상태의 하위
한계보다 큰 임계 전압 레벨을 가지도록 프로그램되는 것을 금지하기 위해, 상기 큰 프로그램 금지 전압 레벨을
상기 전역 금속 비트 라인들 또는 전역 금속 소스 라인들, 및 상기 로컬 금속 비트 라인들 및 상기 로컬 금속
소스 라인들에 적용한다.
상기 전하 보유 트랜지스터들의 선택된 페이지의 프로그래밍은 상기 전하 보유 트랜지스터의 페이지의 페이지[0038]
삭제에 의해 시작된다. 상기 페이지 삭제에 있어서, 상기 페이지의 모든 전하 보유 트랜지스터들은 상기 제1프
로그램 상태의 하위 한계보다 크고 상기 제1프로그램 상태의 상위 한계보다 작은 임계 전압 레벨을 가지도록 프
로그램된다. 제2프로그램 상태로 프로그램되는 이러한 전하 보유 트랜지스터들은 그후 프로그램된다. 선택된 페
이지를 상기 제2프로그램 상태로 프로그램하기 위해, 상기 워드 라인 컨트롤러는 상기 선택된 워드 라인에 상기
매우 큰 프로그램 전압을 적용하고, 상기 선택되지 않은 워드 라인들에 상기 중간 정도 큰 프로그램 금지 전압
을 적용한다. 상기 비트 라인 및 소스 라인 전압 컨트롤러들은 상기 전역 금속 비트 라인들 및 상기 전역 금속
소스 라인들을 상기 로컬 금속 비트 라인들 및 상기 로컬 금속 소스 라인들에 적절하게 연결하기 위해, 상기 적
절한 비트 라인 게이트 선택 및 소스 라인 게이트 선택 전압들을 상기 비트 라인 선택 트랜지스터들의 게이트들
및 상기 소스 라인 선택 트랜지스터들의 게이트들에 적용한다. 상기 열 전압 제어 회로는 이러한 상기 전하 보
공개특허 10-2011-0123735
- 26 -
유 트랜지스터들의 임계 전압 레벨들이 제2프로그램 상태의 하위 한계보다 작아지도록 프로그램하기 위해, 상기
접지 기준 전압 레벨을 상기 전역 금속 비트 라인들 또는 상기 전역 금속 소스 라인들에 적용한다. 이와 유사하
게, 상기 열 전압 제어 회로는 상기 전하 보유 트랜지스터들의 임계 전압 레벨이 제2프로그램 상태의 하위 한계
보다 커지도록 프로그램되는 것을 금지하기 위해, 상기 큰 프로그램 금지 전압 레벨을 상기 전역 금속 비트 라
인들 또는 전역 금속 소스 라인들 및, 선택된 로컬 금속 비트 라인들 및 선택된 로컬 금속 소스 라인들에 적용
한다.
상기 선택된 전하 보유 트랜지스터들이 상기 제2프로그램 상태의 하위 한계보다 큰 임계 전압 레벨들을 가지도[0039]
록 프로그램되었음을 확인하기 위해, 상기 워드 라인 전압 제어 회로는 제2프로그램 상태의 하위 한계의 전압
레벨을 상기 선택된 워드 라인에 적용한다. 상기 워드 라인 전압 제어 회로는 선택되지 않은 워드 라인들에 접
지 기준 전압 레벨을 적용한다. 상기 열 전압 제어 회로는 상기 전역 금속 비트 라인들, 및 이에 따라 상기 놀
플래쉬 메모리 셀들의 로컬 금속 비트 라인들에 판독 전압 레벨을 적용한다. 상기 열 전압 제어 회로들은 상기
전역 금속 소스 라인들 및, 이에 따라 상기 놀 플래쉬 메모리 셀들의 상기 로컬 금속 소스 라인들에 상기 접지
기준 전압 레벨을 적용한다. 상기 감지 증폭기는 상기 전하 보유 트랜지스터들의 선택된 페이지의 임계 전압 레
벨이 상기 제2프로그램 상태의 하위 한계보다 큰지 여부를 감지하기 위해, 상기 전역 비트 라인들, 및 이에 따
라 상기 로컬 비트 라인들에 연결되어 있다.
상기 전하 보유 트랜지스터들의 선택된 페이지가 2개 이상의 프로그램 상태들로 프로그램된다면, 이러한 추가적[0040]
프로그램 상태들로 프로그램될 전하 보유 트랜지스터들은 이러한 프로그램 상태들로 프로그램되고 프로그램 확
인된다. 상기 추가적 프로그램 상태들로 선택된 페이지를 프로그램하기 위해, 상기 워드 라인 컨트롤러는 상기
선택된 워드 라인에 상기 매우 큰 프로그램 전압을 적용하고, 상기 선택되지 않은 워드 라인들에 상기 중간 정
도 큰 프로그램 금지 전압을 적용한다. 상기 비트 라인 및 소스 라인 전압 컨트롤러들은 상기 로컬 금속 비트
라인들 및 상기 로컬 금속 소스 라인들 각각을 상기 전역 금속 비트 라인들 및 상기 전역 금속 소스 라인들에
적절하게 연결하기 위해, 상기 적절한 비트 라인 게이트 선택 및 소스 라인 게이트 선택 전압들을 상기 비트 라
인 선택 트랜지스터들의 게이트들 및 상기 소스 라인 선택 트랜지스터들의 게이트들에 적용한다. 상기 열 전압
제어 회로는 이러한 상기 전하 보유 트랜지스터들의 임계 전압 레벨이 상기 추가적 프로그램 상태의 하위 한계
보다 작아지도록 프로그램하기 위해, 상기 접지 기준 전압 레벨을 상기 비트 라인들 또는 상기 소스 라인들에
적용한다. 이와 유사하게, 상기 열 전압 제어 회로는 상기 제1 또는 제2 프로그램 상태들로 프로그램됨을 지시
하는 상기 전하 보유 트랜지스터들이 프로그램되는 것을 금지하기 위해, 상기 큰 프로그램 금지 전압 레벨을 상
기 전역 금속 비트 라인들 또는 전역 금속 소스 라인들 및, 이에 따라 상기 로컬 금속 비트 라인들 및 상기 로
컬 금속 소스 라인들에 적용한다. 성기 선택된 전하 보유 트랜지스터들을 소망하는 프로그램 상태들로 프로그램
하기 위해 각 프로그램을 반복하고, 상기 열 전압 제어 회로는 상기 큰 프로그램 금지 전압을 상기 전역 금속
비트 라인들 또는 전역 금속 소스 라인들, 및 이에 따라 이전 프로그램된 상태들로 올바르게 프로그램된 상기
프로그램된 전하 보유 트랜지스터들에 연결된 상기 로컬 금속 비트 라인들 및 상기 로컬 금속 소스 라인들에 적
용한다.
다양한 실시예들에 있어서, 상기 놀 플래쉬 메모리 셀들의 어레이의 열들의 쌍들은 전역 비트 라인 및 전역 소[0041]
스 라인을 공유한다. 판독 동작에 있어서, 상기 열 쌍들 중 하나의 세트 상에 있는 선택된 페이지는 판독을 위
해 선택되고, 상기 열 쌍들 중 다른 세트는 판독이 금지된다. 상기 비트 라인 선택 제어 회로는 상기 선택된 열
쌍의 판독을 위해 활성화시키기 위해, 대략 전원 공급 전압 소스인 판독 선택 전압 레벨을 상기 비트 라인 선택
게이팅 라인에 적용한다. 이와 유사하게 상기 소스 라인 선택 제어 회로는 상기 선택된 열 쌍의 판독을 위해 활
성화시키기 위해, 대략 상기 전원 공급 전압 소스인 판독 선택 전압 레벨을 상기 소스 라인 선택 게이팅 라인에
적용한다. 상기 워드 라인 전압 컨트롤러는 상기 전하 보유 트랜지스터들의 선택된 페이지의 워드 라인에 상기
판독 전압 레벨을 적용한다. 상기 판독 전압은 대략 상기 제1프로그램 상태의 상위 한계와 상기 제2프로그램 상
태의 하위 한계의 합의 1/2 전압 레벨(1/2(Vt0H + Vt1L)) 또는 대략 +2.0V 내지 대략 +4.0V이다. 일반적으로
복수 레벨 프로그래밍을 위해, 상기 판독 전압 레벨은 상대적으로 낮은 프로그램 상태의 상위 한계에 다음으로
높은 프로그램 상태의 하위 한계가 더해진 합의 1/2 전압으로 최적화된다.
상기 워드 라인 컨트롤러는 상기 선택된 전하 보유 트랜지스터들을 상기 로컬 비트 라인 또는 로컬 소스 라인에[0042]
연결하기 위해, 통과 전압 레벨을 상기 선택된 전하 보유 트랜지스터들에 연결된 상기 전하 보유 트랜지스터들
의 상기 워드 라인에 적용한다. 상기 통과 전압 레벨은 상기 가장 큰 임계 전압 레벨의 상위 한계의 전압 레벨
보다 대략 +1.0V 크다.
상기 열 전압 제어 회로는 대략 1.0V의 판독 바이어싱 전압을 상기 전역 금속 비트 라인들, 및 이에 따라 상기[0043]
공개특허 10-2011-0123735
- 27 -
전하 보유 트랜지스터들의 선택된 열 쌍들의 상기 로컬 금속 비트 라인들에 적용한다. 상기 열 전압 제어 회로
들은 상기 접지 기준 전압 레벨을 상기 전역 금속 소스 라인들, 및 이에 따라 상기 선택된 놀 플래쉬 메모리 셀
들의 상기 로컬 금속 소스 라인들에 적용한다. 상기 전하 보유 트랜지스터들 안에 저장된 프로그램 상태를 판단
하기 위해 상기 전하 보유 트랜지스터들의 선택된 페이지의 상기 임계 전압 레벨이 판독 전압 레벨보다 작거나
큰 전압 임계를 가지는지 여부를 감지하기 위해 상기 감지 증폭기는 상기 전역 금속 비트 라인들, 및 이에 따라
상기 로컬 금속 비트 라인들에 연결되어 있다. 상기 전하 보유 트랜지스터가 2개 이상의 데이터 상태들로 프로
그램되어 있는 경우에 있어서, 복수의 프로그램된 데이터 상태들 중 어느 것이 상기 전하 보유 트랜지스터들에
프로그램되어 있는지 여부를 판단하기 위한 복수의 판독 전압 레벨들이 존재한다.
도면의 간단한 설명
도 1a는 본 발명의 원칙이 구현된 이중 플로팅 게이트 트랜지스터 놀 플래쉬 메모리 셀의 일 실시예의 대략적인[0044]
도면이다.
도 1b-1, 1b-2, 1c-1, 및 1c-2는 본 발명의 원칙이 구현된 이중 플로팅 게이트 트랜지스터 놀 플래쉬 메모리 셀
의 일 실시예의 상면도들 및 단면도들이다.
도 2a 및 2b는 본 발명의 원칙이 구현된 이중 플로팅 게이트 트랜지스터 놀 플래쉬 메모리 셀의 다양한 실시예
들의 임계 전압 레벨들의 그래프들이다.
도 3은 본 발명의 이중 플로팅 게이트 트랜지스터 놀 플래쉬 메모리 셀의 다양한 실시예들이 반영된 놀 플래쉬
비휘발성 메모리 장치의 대략적인 도면이다.
도 4는 본 발명의 원칙이 구현된 도 3의 놀 플래쉬 비휘발성 메모리 장치의 행 전압 제어 회로의 대략적인 도면
이다.
도 5는 본 발명의 원칙이 구현된 도 3의 놀 플래쉬 비휘발성 메모리 장치의 열 전압 제어 회로의 대략적인 도면
이다.
도 6a는 종래 기술의 ETOX 플로팅 게이트 트랜지스터와 비교하여 본 발명의 원칙이 구현된 이중 플로팅 게이트
트랜지스터 놀 플래쉬 메모리 셀들을 프로그래밍하고 삭제하기 위해 채용된 현상과의 비교가 도시된 표이다.
도 6b는 본 발명의 원칙이 구현된 삭제, 과잉삭제, 및 프로그램 확인을 위한 단일 레벨 프로그램된 셀들(SLC)
및 복수 레벨 프로그램된 셀들(MLC)을 가지는 이중 플로팅 게이트 트랜지스터 놀 플래쉬 메모리 셀들의 어레이
에 적용되는 전압 조건들이 도시된 표이다.
도 6c는 본 발명의 원칙이 구현된 판독을 위한 단일 레벨 프로그램된 셀들(SLC) 및 복수 레벨 프로그램된 셀들
(MLC)을 가지는 이중 플로팅 게이트 트랜지스터 놀 플래쉬 메모리 셀들의 어레이에 적용되는 전압 조건들이 도
시된 표이다.
도 7a 및 7b는 본 발명의 원칙이 구현된 놀 플래쉬 비휘발성 메모리 장치 상에서 블록 및 페이지 삭제 동작들을
수행하기 위한 흐름도들이다.
도 8a 및 8b는 본 발명의 원칙이 구현된 놀 플래쉬 비휘발성 메모리 장치 상에서 페이지 쓰기 동작들을 수행하
기 위한 흐름도들이다.
도 9는 본 발명의 원칙이 구현된 단일 레벨 프로그램된 셀들(SLC)을 가지는 이중 플로팅 게이트 트랜지스터 놀
플래쉬 메모리 셀들의 어레이를 동작하기 위한 전압 조건들이 도시된 표이다.
발명을 실시하기 위한 구체적인 내용
상기에서 설명한 바와 같이, 삭제 단계 동안, 너무 많은 전자들이 상기 플로팅 게이트로부터 제거되어 약간의[0045]
양의 전하를 띠게 되면, 과잉삭제가 발생한다. 이것은 전도되는 상기 이중 플로팅 게이트 트랜지스터 놀 플래쉬
메모리 셀을 바이어스시켜, 어드레스되지 않을 때조차도 전류가 상기 이중 플로팅 게이트 트랜지스터 놀 플래쉬
메모리 셀을 통해 누설될 수 있다. 상기 낸드-유사 이중 전하 보유 트랜지스터 놀 플래쉬 메모리 셀들의 어레이
에 있어서의 과잉삭제를 제거하기 위해, 이중 전하 보유 블록(플로팅 게이트 안의 전하 저장소 또는
SONOS(silicon-oxide-nitride-oxide silicon) 안의 전하 트래핑)을 삭제한다.
놀 플래쉬 메모리 셀들은 전하 보유 트랜지스터들의 교대하는 페이지들의 제1 반 블록을 선택하는 것에 의해 시[0046]
공개특허 10-2011-0123735
- 28 -
작한다. 이중 전하 보유 트랜지스터 놀 플래쉬 메모리 셀들의 어레이의 블록은 2개의 반 블록들을 가지고, 반
블록들 각각은 상기 이중 전하 보유 트랜지스터 놀 플래쉬 메모리 셀들의 교대하는 행들의 페이지들을
포함한다. 상기 제1 반 블록의 상기 이중 전하 보유 트랜지스터 놀 플래쉬 메모리 셀들은 동시에 집합적으로 삭
제된다. 상기 삭제는 전하 보유 트랜지스터들의 상기 제1 반 블록이 제1프로그램 상태의 상위 한계보다 작은 전
압 임계 레벨들을 가짐을 보장하기 위해 그후 페이지 단위로 확인된다. 상기 제1 반 블록의 상기 전하 보유 트
랜지스터들 중 어느 하나라도 상기 제1프로그램 상태의 상위 한계보다 큰 임계 전압 레벨을 가지면, 상기 전하
보유 트랜지스터 모두가 상기 제1프로그램 상태의 상위 한계보다 작은 임계 전압 레벨들을 가질 때까지 페이지
단위로 반복적으로 전하 보유 트랜지스터들의 상기 반 블록이 삭제되고 확인된다. 전하 보유 트랜지스터들의 상
기 제1 반 블록은 그후 페이지 단위로 상기 전하 보유 트랜지스터들의 임계 전압 레벨이 상기 제1프로그램 상태
의 하위 한계보다 큼을 보장하기 위해 과잉삭제 확인된다. 상기 전하 보유 트랜지스터들 중 어느 하나라도 상기
제1프로그램 상태의 하위 한계보다 작은 임계 전압 레벨들을 가지면, 이러한 전하 보유 트랜지스터들의 임계 전
압 레벨들이 상기 제1프로그램 상태의 하위 한계보다 커지도록 그후 프로그램되고 과잉삭제 확인된다.
전하 보유 트랜지스터들의 상기 제1반 블록의 삭제 완료 시, 상기 제2 반 블록이 선택되고, 상기 제2 반 블록의[0047]
전하 보유 트랜지스터들이 상기 제1프로그램 상태의 하위 한계와 상기 제1프로그램 상태의 상위 한계 사이에서
임계 전압들을 가질 때까지 상기 전하 보유 트랜지스터들의 상기 반 블록이 삭제, 삭제 확인, 과잉삭제 확인,
및 프로그램된다.
도 1a는 본 발명의 원칙이 구현된 낸드-유사 이중 플로팅 게이트 트랜지스터 놀 플래쉬 메모리 셀(100)의 대략[0048]
적인 도면이다. 도 1b-1, 및 도 1c-1는 본 발명의 원칙이 구현된 이중 플로팅 게이트 트랜지스터 놀 플래쉬 메
모리 셀(100)의 실시예들의 상면도들이다. 도 1b-2, 및 1c-2는 본 발명의 원칙이 구현된 이중 플로팅 게이트 트
랜지스터 놀 플래쉬 메모리 셀(100)의 실시예들의 단면도들이다. 상기 이중 플로팅 게이트 트랜지스터 놀 플래
쉬 셀(100)은 P-타입 기판(p-SUB)의 상면에 형성된다. N-타입 물질은 깊은 n-타입 확산 우물(DNW)을 형성하기
위해 상기 P-타입 기판(p-SUB)의 상기 표면으로 확산된다. 그후 P-타입 물질은 얕은 p-타입 확산 우물(TPW, 보
통 삼중 P-우물로 지칭됨)을 형성하기 위해 상기 깊은 n-타입 확산 우물(DNW)의 상기 표면으로 확산된다. 그후
상기 N-타입 물질은 상기 플로팅 게이트 트랜지스터(M0)의 소스/드레인 영역(D, 115a), 상기 플로팅 게이트 트
랜지스터(M1)의 소스/드레인 영역, 및 상기 공통 소스/드레인(S/D, 120)을 형성하기 위해 상기 얕은 p-타입 확
산 우물(TPW)의 상기 표면으로 확산된다. 상기 공통 소스/드레인(120)은 상기 플로팅 게이트 트랜지스터(M0)의
소스 영역 및 상기 플로팅 게이트 트랜지스터(M1)의 드레인이다. 제1 다결정 실리콘 층이 플로팅 게이트들
(145a, 145b)을 형성하기 위해 상기 플로팅 게이트 트랜지스터(M1)의 소스/드레인 영역(122)과 상기 공통 소스/
드레인 영역(120) 및 상기 소스/드레인 영역(115a) 사이 상기 얕은 p-타입 확산 우물(TPW)의 벌크 영역 위에 형
성된다. 제 2 다결정 실리콘 층이 상기 플로팅 게이트 트랜지스터들(M0, M1)의 제어 게이트들(G)(125a, 125b)을
형성하기 위해 상기 플로팅 게이트들(145a, 145b) 위에 형성된다. 상기 공통 소스/드레인 영역(120)은 상기 플
로팅 게이트 트랜지스터들(M0, M1)의 2개의 제어 게이트들(125a, 125b)의 2개의 인접하는 제2 다결정 실리콘 층
들 사이에 자가정렬(self-aligned)된 대로 형성된다. 상기 공통 소스/드레인(120)은 소스 라인 피치를 줄이기
위해 상기 플로팅 게이트 트랜지스터들(M0, M1)에 사용된다.
상기 플로팅 게이트 트랜지스터들(M0, M1)의 게이트 길이는 상기 플로팅 게이트 트랜지스터(M0)의 상기 공통 소[0049]
스/드레인 영역(120)과 소스/드레인 영역(115) 및 상기 플로팅 게이트 트랜지스터들(M0, M1)의 상기 소스/드레
인 영역(122)과 상기 공통 소스/드레인 영역(120) 사이 얕은 P-타입 우물(TPW)의 벌크 영역 안의 채널
영역이다. 상기 놀 플로팅 게이트 트랜지스터(110)의 채널 폭은 상기 소스/드레인 영역(115), 상기 소스 드레인
영역(122), 및 상기 공통 소스/드레인 영역(120) 의 N-확산의 폭에 의해 결정된다. 상기 이중 플로팅 게이트 트
랜지스터 놀 플래쉬 메모리 셀(100)의 통상적인 단위 크기는 대략 12λ
2
내지 1λ
2
이다. 그러므로, 단일 비트 놀
셀을 위한 유효 크기는 대략 6λ
2
이다. 단일 비트 놀 셀의 유효 크기(6λ
2
)는 종래 기술의 낸드 셀 크기보다 조
금 크다. 그러나, 상기 단일 비트 놀 셀의 유효 크기는 50㎚ 이상의 반도체 제조 프로세스를 위한 종래기술의
놀 셀 크기(10λ
2
)보다 매우 작다. 종래 기술의 놀 셀 구조는 50㎚ 이하의 반도체 제조 프로세스에서 확장성
(scalability) 문제 때문에 15λ
2
로 증가시키게 된다. 상기 이중 플로팅 게이트 트랜지스터 놀 플래쉬 메모리
셀(100)의 유효 단일 비트/단일 트랜지스터 크기는 대략 6λ
2
의 유효 셀 크기로 일정하게 유지된다. 상기 일정
한 셀 크기는 종래 기술의 상기 낸드 플래쉬 메모리 셀의 크기와 동일한 상기 확장성의 결과이다.
상기 플로팅 게이트 층들(145a, 145b) 각각은 상기 플로팅 게이트 트랜지스터들(M0, M1)의 임계 전압을 변경시[0050]
공개특허 10-2011-0123735
- 29 -
키는 전자(electron charges)를 저장한다. 판독, 프로그램, 및 삭제와 같은 모든 동작들에 있어서, 상기 P-타입
기판(p-SUB)은 항상 접지 기준 전압 소스(GND)에 연결되어 있다. 상기 깊은 n-타입 확산 우물(DNW)은 판독 및
프로그램 작동에 있어서 전원 공급 전원 소스(VDD)에 연결되어 있지만, 파울러-노르트하임 채널 삭제 동작에 있
어서는 대략 +20V의 매우 큰 삭제 전압 레벨에 연결된다. 상기 얕은 p-타입 확산 우물(TPW)은 판독 및 프로그램
작동에 있어서 접지 기준 전압에 연결되어 있지만, 파울러-노르트하임 채널 삭제 동작에 있어서는 대략 +20V의
매우 큰 삭제 전압 레벨에 연결된다. 상기 깊은 n-타입 p 확산 우물(DNW) 및 상기 얕은 p-타입 확산 우물(TPW)
은 소망하지 않는 전지 전류를 방지하기 위해, 상기 매우 큰 삭제 전압 레벨로 바이어스된다. 이중 플로팅 게이
트 트랜지스터 놀 플래쉬 메모리 셀(100)의 본 발명의 설계에 있어서, 상기 전원 공급 전원 소스는 1.8V 또는
3.0V이다.
이중 플로팅 게이트 트랜지스터 놀 플래쉬 메모리 셀들(100)의 어레이에 있어서, 상기 플로팅 게이트 트랜지스[0051]
터들(M0, M1)은 행들과 열들로 정렬되어 있다. 상기 플로팅 게이트 트랜지스터들(M0, M1)의 제어 게이트인 상기
제2 다결정 실리콘 층(125)은 확장되어 어레이의 행 상의 상기 플로팅 게이트 트랜지스터들(M0, M1) 각각에 연
결되는 워드 라인(WL)을 형성한다. 상기 플로팅 게이트 트랜지스터들(M0, M1)의 상기 드레인/소스(115)는 비트
라인(BL)에 연결되어 있다. 상기 플로팅 게이트 트랜지스터(M1)의 상기 소스/드레인(122)은 소스 라인(SL)에 연
결되어 있다. 상기 비트 라인(BL) 및 상기 소스 라인(SL)은 평행하게 형성되어 있고, 상기 플로팅 게이트 트랜
지스터들(M0, M1)의 열에 평행하다.
터널 산화막(tunnel oxide)이 상기 플로팅 게이트 트랜지스터(M0)의 상기 공통 소스/드레인 영역(120)과 상기[0052]
소스/드레인 영역(115) 사이, 상기 플로팅 게이트 트랜지스터(M1)의 상기 소스/드레인 영역(122)과 상기 공통
소스/드레인 영역(120) 사이 상기 플로팅 게이트들(145a, 145b) 아래 상기 채널 영역(132a) 상에 형성된다. 상
기 터널 산화막의 두께는 통상 100Å이다. 상기 터널 산화막은 파울러-노르트하임 채널 터널링 프로그래밍 및
소거 동안 전자가 통과하는 층이다. 프로그래밍 동작 동안, 상기 파울러-노르트하임 터널 소거는 저장된 전자들
을 상기 터널 산화막을 통해 상기 플로팅 게이트들(145a, 145b)로부터 상기 얕은 p-타입 확산 우물(TPW) 안의
셀의 채널 영역들(132a, 132b)로 끌어낸다. 삭제 동작 동안, 상기 파울러-노르트하임 터널 소거는 저장된 전자
들을 상기 터널 산화막을 통해 상기 플로팅 게이트들(145a, 145b)로부터 상기 얕은 p-타입 확산 우물(TPW) 안의
셀의 채널 영역들(132a, 132b)로 방출한다.
삭제 동작 후, 보다 작은 전자들이 상기 플로팅 게이트 트랜지스터들(M0, M1)의 제1 임계 전압 레벨(Vt0)에서의[0053]
감소로 귀결되는 상기 플로팅 게이트들(145a, 145b)에 저장된다. 이와 대조적으로, 파울러-노르트하임 프로그램
동작에 있어서, 전자들은 플로팅 게이트들(145a, 145b)로 끌어당겨져, 상기 플로팅 게이트 트랜지스터들(M0,
M1)의 제2 임계 전압 레벨(Vt1)이 상대적으로 높은 전압으로 설정된다.
본 발명의 원칙이 구현된 이중 플로팅 게이트 트랜지스터 놀 플래쉬 메모리 셀(100)의 단일 레벨 프로그램을 위[0054]
한 임계 전압 레벨들을 설명하기 위해 도 2a를 참조한다. 집합적으로 삭제된 상태는 대략 +0.5V인 제1프로그램
된 상태의 하위 한계(Vt0L)보다 작은 전압 레벨로 감소되는 임계 전압 레벨들을 가진 2개의 플로팅 게이트 트랜
지스터들(M0, M1)의 분포를 나타낸다. 상기 2개의 플로팅 게이트 트랜지스터들(M0, M1)이 이 영역에서 임계 전
압을 가지면, 상기 트랜지스터들은 판독 동작 동안 약간의 전도 상태에 있어, 누설 전류로 인해 판독 동작 동안
데이터 손상이 야기될 수 있다. 이것을 방지하기 위해, 상기 2개의 플로팅 게이트 트랜지스터들(M0, M1)은 2개
의 양의 프로그램된 상태들(제1프로그램 상태 "1"을 위한 Vt0, 및 제2프로그램된 상태 "0"를 위한 Vt1)를 가진
다. 대략 +0V의 하위 한계(Vt0L)와 대략 +1.0V의 상위 한계(Vt0H)를 갖는 명목상 +0.75V인 제1프로그램된 상태
(Vt0), 및 대략 +5.0V의 하위 한계(Vt1L)와 대략 +5.5V의 상위 한계(Vt1H)를 갖는 명목상 +5.25V인 제2프로그
램된 상태(Vt1). 상기 2개의 플로팅 게이트 트랜지스터들(M0, M1) 중 선택된 하나는 제1프로그램된 상태의 상위
한계(Vt0H)보다 작은 임계 전압 레벨로 첫번째로 삭제된다. 상기 2개의 플로팅 게이트 트랜지스터들(M0, M1) 중
선택된 하나는 상기 제1프로그램 상태의 상위 한계(Vt0H)보다 작은 임계 전압 레벨을 달성했음을 삭제
확인된다. 상기 2개의 플로팅 게이트 트랜지스터들(M0, M1) 중 선택된 하나는 그후 임계 전압이 상기 제1프로그
램된 상태의 하위 한계(Vt0L)보다 큼을 과잉삭제 확인된다. 상기 임계 전압이 상기 제1프로그램된 상태의 하위
한계(Vt0L)보다 작다면, 상기 2개의 플로팅 게이트 트랜지스터들(M0, M1) 중 선택된 하나는 그후 상기 제1프로
그램된 상태의 하위 한계(Vt0L)보다 큰 임계 전압 레벨을 가지도록 프로그램된다. 프로그래밍 후, 상기 2개의
플로팅 게이트 트랜지스터들(M0, M1) 중 선택된 하나는 상기 2개의 플로팅 게이트 트랜지스터들(M0, M1) 중 선
택된 하나의 임계 전압 레벨이 상기 제1프로그램 상태의 하위 한계(Vt0L)보다 큼을 보장하기 위해 다시 과잉삭
제 확인된다.
상기 2개의 플로팅 게이트 트랜지스터들(M0, M1) 중 선택된 하나가 프로그램될 때, 상기 선택된 플로팅 게이트[0055]
공개특허 10-2011-0123735
- 30 -
트랜지스터(M0, 또는 M1)는 상기에서 설명한 바와 같이 먼저 삭제되고 그후 상기 제1프로그램된 상태(Vt0)의 상
위 한계(Vt0H) 및 하위 한계(Vt0L) 사이에서 재프로그래밍된다. 상기 2개의 플로팅 게이트 트랜지스터들(M0,
M1) 중 선택된 하나가 제2프로그램된 상태(Vt1)로 프로그램되면, 상기 선택된 플로팅 게이트 트랜지스터(M0, 또
는 M1)는 상기 제2프로그램된 상태(Vt1)로 프로그램된다. 상기 선택된 플로팅 게이트 트랜지스터(M0, 또는 M1)
는 그 임계 전압 레벨이 상기 제2프로그램된 상태의 하위 한계(Vt1L)보다 큼을 그후 프로그램 확인된다.
본 발명의 원칙이 구현된 낸드-유사 이중 플로팅 게이트 트랜지스터 놀 플래쉬 메모리 셀(100)의 복수 레벨 프[0056]
로그램을 위한 임계 전압 레벨들을 설명하기 위해 도 2b를 참조한다. 도 2a의 단일 레벨 프로그램을 위해 설명
한 바와 같이, 상기 집합적으로 삭제된 상태는 대략 +0.5V 또는 제1프로그램된 상태의 하위 한계(Vt0L)보다 작
은 전압 레벨로 감소되는 임계 전압 레벨들을 가진 2개의 플로팅 게이트 트랜지스터들(M0, M1)의 분포를 나타낸
다. 상기 2개의 플로팅 게이트 트랜지스터들(M0, M1)이 이 영역에서 임계 전압을 가지면, 상기 트랜지스터들은
판독 동작 동안 약간의 전도 상태에 있어, 누설 전류로 인해 판독 동작 동안 데이터 손상이 야기될 수 있다. 이
것을 방지하기 위해, 상기 2개의 플로팅 게이트 트랜지스터들(M0, M1)은 단일 삭제된 상태와는 반대의 복수의
프로그램된 상태들, 및 본 발명보다 하나 작은 상태를 갖는 복수의 프로그램된 상태들을 가진다. 이러한 예에
있어서, 상기 제1프로그램된 상태(Vt0)는, 대략 +0.5V의 하위 한계(Vt0L)와 대략 +1.0V의 상위 한계(Vt0H)를 갖
는 명목상 +0.75V이다. 제2프로그램된 상태(Vt1)는, 대략 +2.0V의 하위 한계(Vt1L)와 대략 +2.5V의 상위 한계
(Vt1H)를 갖는 명목상 +2.25V이다. 제3 프로그램된 상태(Vt2)는, 대략 +3.5V의 하위 한계(Vt2L)와 대략 +4.0V
의 상위 한계(Vt2H)를 갖는 명목상 +3.75V이다. 제4 프로그램된 상태(Vt3)는, 대략 +5.0V의 하위 한계(Vt3L)와
대략 +5.5V의 상위 한계(Vt3H)를 갖는 명목상 +5.25V이다. 상기 4개의 프로그램된 상태들은 상기 2개의 플로팅
게이트 트랜지스터들(M0, M1) 각각에 저장되는 2 비트 인코딩된 데이터를 제공함에 유의해야 한다. 본
발명에서, 상기 2개의 플로팅 게이트 트랜지스터들(M0, M1) 안에서 어떠한 비트 인코딩도 가능하고, 도시된 2
비트 인코딩은 예시임은 물론이다.
동작에 있어서, 상기 2개의 플로팅 게이트 트랜지스터들(M0, M1) 중 선택된 하나는 제1프로그램된 상태의 상위[0057]
한계(Vt0H)보다 작은 임계 전압 레벨로 첫번째로 삭제된다. 상기 2개의 플로팅 게이트 트랜지스터들(M0, M1) 중
선택된 하나는 상기 제1프로그램 상태의 상위 한계(Vt0H)보다 작은 임계 전압 레벨을 달성했음을 삭제
확인된다. 상기 2개의 플로팅 게이트 트랜지스터들(M0, M1) 중 선택된 하나는 그후 임계 전압이 상기 제1프로그
램된 상태의 하위 한계(Vt0L)보다 큼을 확인된다. 상기 임계 전압이 상기 제1프로그램된 상태의 하위 한계
(Vt0L)보다 작다면, 상기 2개의 플로팅 게이트 트랜지스터들(M0, M1) 중 선택된 하나는 그후 상기 제1프로그램
된 상태의 하위 한계(Vt0L)보다 큰 임계 전압 레벨을 가지도록 프로그램된다. 프로그래밍 후, 상기 2개의 플로
팅 게이트 트랜지스터들(M0, M1) 중 선택된 하나는 상기 2개의 플로팅 게이트 트랜지스터들(M0, M1) 중 선택된
하나의 임계 전압 레벨이 상기 제1프로그램 상태의 하위 한계(Vt0L)보다 큼을 보장하기 위해 다시 과잉삭제 확
인된다.
상기 2개의 플로팅 게이트 트랜지스터들(M0, M1) 중 선택된 하나가 프로그램될 때, 상기 선택된 플로팅 게이트[0058]
트랜지스터(M0, 또는 M1)는 상기에서 설명한 바와 같이 먼저 삭제되고 그후 상기 제1프로그램된 상태(Vt0)의 상
위 한계(Vt0H) 및 하위 한계(Vt0L) 사이에서 재프로그래밍된다. 상기 선택된 플로팅 게이트 트랜지스터(M0, 또
는 M1)가 다른 프로그램된 상태들(Vt1, Vt2, 또는 Vt3) 중 하나로 프로그램되면, 상기 선택된 플로팅 게이트 트
랜지스터(M0, 또는 M1)는 상기 선택된 프로그램된 상태(Vt1, Vt2, 또는 Vt3)로 프로그램된다. 상기 선택된 플로
팅 게이트 트랜지스터(M0, 또는 M1)는 그 임계 전압 레벨이 상기 선택된 프로그램된 상태(Vt1, Vt2, 또는 Vt3)
의 하위 한계보다 큼을 그후 프로그램 확인된다.
도 3은 본 발명의 원칙이 구현된 낸드-유사 이중 플로팅 게이트 트랜지스터 놀 플래쉬 메모리 셀(210)에 반영된[0059]
놀 플래쉬 비휘발성 메모리 장치(200)의 대략적인 도면이다. 상기 놀 플래쉬 비휘발성 메모리 장치(200)는 열들
과 행들의 행렬로 정렬된 이중 플로팅 게이트 트랜지스터 놀 플래쉐 셀들(210)의 어레이(205)를 포함한다. 상기
이중 플로팅 게이트 트랜지스터 놀 플래쉬 셀들(210) 각각은 2개의 플로팅 게이트 트랜지스터들(M0, M1)을 포함
한다. 상기 2개의 플로팅 게이트 트랜지스터들(M0, M1)은 상기 도 1a, 도 1b-1, 도 1b-2, 도 1c-1, 및 도 1c-2
에서 설명한 바와 같이 상기 플로팅 게이트 트랜지스터들(M0, M1)로 동작하고 구조화되어 있다. 상기 플로팅 게
이트 트랜지스터(M0)의 드레인은 로컬 금속 비트 라인들(LBL0, LBL1, ..., LBLn-1, 및 LBLn) 중 하나에 연결된
다. 상기 플로팅 게이트 트랜지스터(M1)의 소스는 로컬 금속 소스 라인들(LSL0, LSL1, ..., LSLn-1, LSLn) 중
하나에 연결된다. 상기 플로팅 게이트 트랜지스터(M0)의 소스는 상기 놀 플로팅 게이트 트랜지스터(M1)의 드레
인에 연결된다. 로컬 비트 라인들(LBL0, LBL1, ..., LBLn-1, 및 LBLn) 및 로컬 소스 라인들(LSL0, LSL1, ...,
LSLn-1, LSLn) 각각은 이중 플로팅 게이트 트랜지스터 놀 플래쉬 셀들(210)의 상기 어레이(205)의 열에 평행하
공개특허 10-2011-0123735
- 31 -
게 정렬되어 있다. 상기 로컬 비트 라인들(LBL0, LBL1, ..., LBLn-1, 및 LBLn) 및 상기 로컬 소스 라인들
(LSL0, LSL1, ..., LSLn-1, LSLn)은 상기 이중 플로팅 게이트 트랜지스터 놀 플래쉬 셀들(210)에 연결되어 있
어, 상기 이중 플로팅 게이트 트랜지스터 놀 플래쉬 셀들(210)은 대칭이다. 상기 로컬 비트 라인들(LBL0, LBL1,
..., LBLn-1, 및 LBLn) 및 상기 로컬 소스 라인들(LSL0, LSL1, ..., LSLn-1, LSLn) 은 이중 플로팅 게이트 트
랜지스터 놀 플래쉬 셀들(210)의 상기 어레이(205)를 작동시키기 위해 상호교체가능하게 바이어스될 수 있다.
상기 이중 플로팅 게이트 트랜지스터 놀 플래쉬 셀들(210)의 인접하는 열들에 연관된 상기 로컬 금속 비트 라인[0060]
들(LBL0, LBL1, ..., LBLn-1, 및 LBLn)은 상기 비트 라인 선택 트랜지스터들(260a, ..., 260n)을 통해 상기 전
역 금속 비트 라인들(GBL0, ..., GBLn)에 연결되어 있다. 상기 이중 플로팅 게이트 트랜지스터 놀 플래쉬 셀들
(210)의 인접하는 열들에 연관된 상기 로컬 금속 소스 라인들(LSL0, LSL1, ..., LSLn-1, LSLn)은 상기 소스 라
인 선택 트랜지스터들(265a, ..., 265n)을 통해 상기 전역 금속 소스 라인들(GSL0, ..., GSLn)에 연결되어
있다. 상기 전역 비트 라인들(GBL0, ..., GBLn) 및 상기 전역 소스 라인들(GSL0, ..., GSLn)은 상기 열 전압
제어 회로(255)에 연결되어 있다. 상기 열 전압 제어 회로(255)는 선택적으로 상기 이중 플로팅 게이트 트랜지
스터 놀 플래쉬 셀들(210)을 판독, 프로그램, 및 삭제하기 위한 적절한 전압 레벨들을 생성한다.
상기 어레이(205)의 각 행 상에 있는 상기 이중 플로팅 게이트 트랜지스터 놀 플래쉬 셀들(210)의 상기 플로팅[0061]
게이트 트랜지스터들(M0, M1)의 제어 게이트들 각각은 상기 워드 라인들(WL0, WL1, ..., WLm-1, WLm) 중 하나에
연결되어 있다. 상기 워드 라인들(WL0, WL1, ..., WLm-1, WLm)은 상기 행 전압 제어 회로(250) 안의 상기 워드
라인 전압 제어 서브회로(252)에 연결되어 있다.
상기 비트 라인 선택 트랜지스터들(260a, ..., 260n)의 게이트들 각각은 선택된 로컬 비트 라인들(LBL0, LBL1,[0062]
..., LBLn-1, LBLn)을 이에 연관된 전역 비트 라인(GBL0, ..., GBLn)에 연결하기 위해 상기 비트 라인 선택 트
랜지스터들(260a, ..., 260n)의 활성화를 위한 상기 비트 라인 선택 신호들(BLG0, BLG1)을 제공하기 위해, 상기
행 전압 제어 회로(250) 안의 상기 비트 라인 선택 제어 서브회로(251)에 연결되어 있다.
상기 소스 라인 선택 트랜지스터들(265a, ..., 265n)의 게이트들 각각은 선택된 로컬 소스 라인들(LSL0, LSL1,[0063]
..., LSLn-1, LSLn)을 이에 연관된 전역 소스 라인(GSL0, ..., GSLn)에 연결하기 위해 상기 소스 라인 선택 트
랜지스터들(265a, ..., 265n)의 활성화를 위한 상기 소스 라인 선택 신호들(SLG0, SLG1)을 제공하기 위해, 상기
행 전압 제어 회로(250) 안의 상기 소스 라인 선택 제어 서브회로(253)에 연결되어 있다. 상기 소스 라인 선택
트랜지스터들(265a, ..., 265n)의 게이트들 각각은 상기 로컬 소스 라인들(LSL0, LSL1, ..., LSLn-1, LSLn)을
이에 연관된 전역 소스 라인들(GSL0, ..., GSLn)에 연결하기 위해 상기 행 전압 제어 회로(250) 안의 상기 소스
라인 선택 제어 서브회로(253)에 연결되어 있다.
이중 플로팅 게이트 트랜지스터 놀 플래쉬 셀들(210)의 상기 어레이(205)는 (도시된 바대로) 상기 이중 플로팅[0064]
게이트 트랜지스터 놀 플래쉬 셀들(210)의 적어도 하나의 블록을 포함하고, 복수의 블록들을 가질 수 있다. 상
기 블록은 나아가 2개의 반 블록들로 분할된다. 상기 반 블록들은 상기 2개의 플로팅 게이트 트랜지스터들(M0,
M1)의 교대하는 페이지들로 구성된다. 각 행 상의 상기 이중 플로팅 게이트 트랜지스터 놀 플래쉬 셀들(210) 각
각에 대하여, 상기 2개의 플로팅 게이트 트랜지스터들(M0, M1) 중 하나는 상기 2개의 플로팅 게이트 트랜지스터
들(M0, M1)의 한 페이지에 할당된다. 따라서, 상기 2개의 플로팅 게이트 트랜지스터들(M0, M1) 중 하나는 상기
2개의 반 블록들 중 하나에 할당되고, 상기 2개의 플로팅 게이트 트랜지스터들(M0, M1) 중 다른 하나는 다른 반
블록에 할당된다. 상기 2개의 플로팅 게이트 트랜지스터들(M0, M1) 모두는 모든 프로그램 상태들에 대하여 양의
임계 전압을 가지도록 프로그램되므로, 과잉삭제는 삭제 확인 동안의 관심거리는 아니다. 삭제 동작에 있어서,
상기 2개의 플로팅 게이트 트랜지스터들(M0, M1) 중 하나는 삭제를 위해 선택되고, 다른 하나는 프로그램된 채
로 남겨진다. 상기 선택되지 않고 프로그램된 플로팅 게이트 트랜지스터(M0, 또는 M1)의 양의 임계 전압은 상기
선택된 플로팅 게이트 트랜지스터(M0, 또는 M1)로부터의 누설 전류를 방지한다. 상기 플로팅 게이트 트랜지스터
놀 플래쉬 셀들(210)은 상기 2개의 플로팅 게이트 트랜지스터들(M0, M1)보다 많은 것을 가질 수 있음에 유의해
야 한다. 본 발명의 의도는 상기 플로팅 게이트 트랜지스터 놀 플래쉬 셀들(210)이 적어도 2개의 플로팅 게이트
트랜지스터들을 가질 때도 잘 맞는다.
상기 행 전압 제어 회로(250)의 설명을 위해 도 4를 참조한다. 상기 행 전압 제어 회로(250)는 프로그래밍 타이[0065]
밍 및 제어 신호들(310), 삭제 타이밍 및 제어 신호들(315), 및 판독 타이밍 및 제어 신호들(320)을 수신하는
제어 디코더(305)를 가진다. 상기 제어 디코더(305)는 상기 놀 플래쉬 비휘발성 메모리 장치(200)의 동작을 설
정하기 위해 상기 프로그램 타이밍 및 제어 신호들(310), 삭제 타이밍 및 제어 신호들(315), 및 판독 타이밍 및
제어 신호들(320)을 디코딩한다. 상기 행 전압 제어 회로(250)는 프로그램, 삭제, 또는 판독될 선택된 플로팅
공개특허 10-2011-0123735
- 32 -
게이트 놀 플래쉬 셀들(210)의 위치를 제공하는 어드레스 신호(330)를 수신하고 디코딩하는 어드레스 디코더
(325)를 가진다.
상기 비트 라인 선택 제어 서브회로(251)는 상기 제어 디코더(305)로부터 상기 디코딩된 프로그램, 삭제, 및 판[0066]
독 타이밍 및 제어 신호들을 수신하고, 상기 어드레스 디코더(325)로부터 디코딩된 어드레스들을 수신한다. 상
기 비트 라인 선택 제어 서브회로(251)는 상기 로컬 비트 라인(LBL0, LBL1, ..., LBLn-1, LBLn)을 상기 연관된
전역 비트 라인들(GBL0, ..., GBLn)에 연결되어 있는 상기 선택된 놀 플래쉬 비휘발성 메모리 장치들(200)에 연
결하는 상기 비트 라인 선택 트랜지스터들(260a, ..., 260n)을 활성화시킬 상기 비트 라인 선택 신호들(BLG0,
BLG1) 중 어느 것을 선택한다.
상기 소스 라인 선택 제어 서브회로(253)는 상기 제어 디코더(305)로부터 상기 디코딩된 프로그램, 삭제, 및 판[0067]
독 타이밍 및 제어 신호들을 수신하고, 상기 어드레스 디코더(325)로부터 디코딩된 어드레스들을 수신한다. 상
기 소스 라인 선택 제어 서브회로(251)는 상기 로컬 소스 라인들(LSL0, LSL1, ..., LSLn-1, LSLn)을 상기 연관
된 전역 소스 라인들(GSL0, ..., GSLn)에 연결되어 있는 상기 선택된 놀 플래쉬 비휘발성 메모리 장치(200)에
연결하는 상기 소스 라인 선택 트랜지스터들(265a, ..., 265n)을 활성화시킬 상기 소스 라인 선택 신호들(SLG0,
SLG1) 중 어느 것을 선택한다.
상기 워드 라인 전압 제어 회로(252)는 프로그램 전압 생성기(335), 삭제 전압 생성기(340), 판독 전압 생성기[0068]
(345) 및 행 선택기(350)를 포함한다. 상기 행 전압 제어 회로(250)는 상기 프로그램, 삭제, 및 판독 전압들을
상기 프로그램 전압 생성기(335), 상기 삭제 전압 생성기(340), 및 상기 판독 전압 생성기(345)로부터 상기 선
택된 워드 라인들(WL0, WL1, ..., WLm-1, WLm)로 전달하기 위한 행 선택기(350)를 가지는 상기 워드 라인 전압
제어 회로(252)를 포함한다.
상기 프로그램 전압 생성기(335)는 대략 +15.0V 내지 대략 +22.0V의 프로그램 전압 레벨을 제공하기 위해 상기[0069]
행 선택기(350)에 연결된 프로그램 전압 소스(336)를 가진다. 상기 프로그램 전압은 도 3의 상기 선택된 플로팅
게이트 트랜지스터(M0 또는 M1)의 전압 임계를 설정하기 위해 상기 선택된 워드 라인들(WL0, WL1, ..., WLm-1,
WLm) 중 하나에 적용된다. 양의 중간 정도 큰 프로그램 전압 생성기(338)는 이중 플로팅 게이트 트랜지스터 놀
플래쉬 셀들(210)의 상기 블록(205)의 선택되지 않은 페이지들의 프로그래밍을 금지하기 위해 상기 선택되지 않
은 워드 라인들(WL0, WL1, ..., WLm-1, WLm)에 적용되는 상기 행 선택기(350)에 대략 +5.0V의 중간 정도 큰 프
로그램 금지 전압을 제공한다. 상기 접지 기준 전압 소스(0.0V, 339)는 선택되지 않은 로컬 비트 라인(LBL0,
LBL1, ..., LBLn-1, LBLn) 및 로컬 소스 라인들(LSL0, LSL1, ..., LSLn-1, LSLn)을 상기 프로그래밍 전압들로
부터 금지시키기 위해, 상기 전역 비트 라인들(GBL0, ..., GBLn)을 상기 로컬 비트 라인(LBL0, LBL1, ...,
LBLn-1, LBLn)으로부터, 또한 상기 전역 소스 라인들(GSL0, ..., GSLn)을 상기 로컬 소스 라인들(LSL0, LSL1,
..., LSLn-1, LSLn)로부터 연결해제하는 상기 비트 라인 선택 제어 서브회로(251)와 소스 라인 선택 회로 서브
회로(253)에 전달된다. 상기 양의 큰 프로그램 게이팅 전압 생성기(336)는 상기 선택된 플로팅 게이트 트랜지스
터들(M0, M1)에 상기 접기 기준 전압 레벨(0.0V)의 프로그래밍 전압 레벨을 제공하거나 또는 상기 선택되지 않
은 플로팅 게이트 트랜지스터들(M0, M1)에 대략 +10.0V의 상기 큰 프로그램 금지 전압 레벨을 제공하기 위해,
전역 비트 라인들(GBL0, ..., GBLn)을 상기 로컬 비트 라인(LBL0, LBL1, ..., LBLn-1, LBLn)에, 또한 상기 전
역 소스 라인들(GSL0, ..., GSLn)을 상기 로컬 소스 라인들(LSL0, LSL1, ..., LSLn-1, LSLn)에 연결하기 위해
상기 비트 라인 선택 제어 서브회로(251) 및 소스 라인 선택 제어 서브회로(253)로 전달되는 대략 +10.0V의 상
기 양의 큰 프로그램 게이팅 전압을 생성한다.
상기 삭제 전압 생성기(340)는 상기 선택되지 않은 플로팅 게이트 트랜지스터들(M0, M1)의 삭제를 방지하기 위[0070]
해 상기 놀 플래쉬 비휘발성 메모리 장치(200)의 상기 선택되지 않은 페이지들의 상기 워드 라인들(WL0, WL1,
..., WLm-1, WLm)에 대략 +18.0V 내지 대략 +22.0V(명목상 +20.0V)의 필요한 매우 큰 양의 삭제 금지 전압을
제공하기 위해 상기 행 선택기(350)에 연결된 매우 큰 양의 삭제 금지 전압 생성기(342)를 가진다. 상기 삭제
전압 생성기(340)는 또한 전역 비트 라인들(GBL0, ..., GBLn)을 상기 로컬 비트 라인(LBL0, LBL1, ..., LBLn-
1, LBLn)에, 또한 상기 전역 소스 라인들(GSL0, ..., GSLn)을 상기 로컬 소스 라인들(LSL0, LSL1, ..., LSLn-
1, LSLn)에 연결하기 위해 상기 매우 큰 양의 삭제 선택 전압을 제공하는 상기 비트 라인 선택 제어 서브회로
(251)와 소스 라인 선택 회로 서브회로(253)에 연결되어 있다. 삭제 동작 동안, 상기 전역 소스 라인들(GSL0,
..., GSLn)은 플로팅된다. 상기 얕은 p-타입 우물(TPW)에 적용되는 상기 매우 큰 삭제 전압은 상기 플로팅 게이
트 트랜지스터들(M0, M1)의 드레인들 및 소스들이 상기 매우 큰 양의 삭제 전압에 결합되도록 야기시킨다. 상기
접기 기준 전압 소스(0.0V, 339)는 상기 제어 게이트에서 상기 선택된 플로팅 게이트 트랜지스터들(M0, M1)의
상기 채널 영역까지 상기 삭제 전압장을 생성하기 위해 상기 선택된 워드 라인들(WL0, WL1, ..., WLm-1, WLm)에
공개특허 10-2011-0123735
- 33 -
적용되는 상기 행 제어 회로에 전달된다.
상기 얕은 p-타입 확산 우물(TPW)은 모든 플로팅 게이트 트랜지스터들(M0, M1) 및 상기 비트 라인 선택 트랜지[0071]
스터들(260a, ..., 260n) 및 상기 소스 라인 선택 트랜지스터들(265a, ..., 265n)에 의해 공유된다. 상기 매우
큰 삭제 전압이 상기 얕은 p-타입 우물(TPW)에 적용될 때, 상기 비트 라인 선택 트랜지스터들(260a, ..., 260n)
및 상기 소스 라인 선택 트랜지스터들(265a, ..., 265n)은 해당 벌크 영역에 적용되는 상기 매우 큰 삭제 전압
을 가진다. 상기 비트 라인 선택 트랜지스터들(260a, ..., 260n) 및 상기 소스 라인 선택 트랜지스터들(265a,
..., 265n)은 단일 다결정 실리콘 상대적으로 높은 전압 트랜지스터들이다. 그러나, 상기 매우 큰 삭제 전압이
해당 벌크에 적용될 때, 상기 비트 라인 선택 트랜지스터들(260a, ..., 260n) 및 상기 소스 라인 선택 트랜지스
터들(265a, ..., 265n)은 삭제 동안 게이트 손상이 있을 수 있다. 이러한 게이트 손상을 방지하기 위해, 대략
+18.0V 내지 대략 +22.0V(명목상 +20.0V)의 상기 매우 큰 양의 삭제 선택 전압이 상기 비트 라인 선택 트랜지스
터들(260a, ..., 260n) 및 상기 소스 라인 선택 트랜지스터들(265a, ..., 265n)의 게이트들에 적용된다.
상기 판독 전압 생성기(345)는 단일 레벨 및 복수 레벨 셀 데이터를 판독하기 위해 상기 필요한 판독 기준 전압[0072]
(VR)을 도 3의 상기 플로팅 게이트 트랜지스터들(M0, M1)의 상기 선택된 워드 라인의 제어 게이트들에 제공하기
위해 판독 기준 전압 생성기(346)를 가진다. 상기 판독 전압 생성기(345)는 도 3의 플로팅 게이트 트랜지스터들
(M0, M1)의 상기 선택되지 않은 제어 게이트들의 제어 게이트에 상기 판독 통과 전압을 제공하기 위한 판독 통
과 전압 생성기(347), 및 상기 플로팅 게이트 트랜지스터들(M0, M1)의 프로그래밍, 삭제, 과잉삭제 확인을 위해
상기 임계 판독 전압들(Vtnx)을 도 3의 상기 플로팅 게이트 트랜지스터들(M0, M1)의 선택된 제어 게이트들에 제
공하기 위한 상기 임계 한계 전압 생성기(348)를 가진다. 상기 판독 전압 생성기(345)는 전원 공급 전압 소스
생성기(349)를 가지고, 판독 또는 확인 동작에 있어서 상기 전역 비트 라인들(GBL0, ..., GBLn)을 상기 로컬 비
트 라인(LBL0, LBL1, ..., LBLn-1, LBLn)에, 또한 상기 전역 소스 라인들(GSL0, ..., GSLn)을 상기 로컬 소스
라인들(LSL0, LSL1, ..., LSLn-1, LSLn)에 연결하기 위해 상기 접지 기준 전압 레벨을 상기 비트 라인 선택 트
랜지스터들(260a, ..., 260n) 및 상기 소스 라인 선택 트랜지스터들(265a, ..., 265n)의 게이트들에 제공한다.
상기 판독 전압 생성기(345)는 상기 접기 기준 전압을 도 3의 플로팅 게이트 트랜지스터들(M0, M1)의 상기 선택
되지 않은 제어 게이트들의 제어 게이트들에 제공한다.
상기 열 전압 제어 회로(255)의 설명을 위해 도 5를 참조한다. 상기 열 전압 제어 회로(255)는 프로그래밍 타이[0073]
밍 및 제어 신호들(410), 삭제 타이밍 및 제어 신호들(415), 및 판독 타이밍 및 제어 신호들(420)을 수신하는
제어 디코더(405)를 가진다. 상기 제어 디코더(405)는 도 3의 상기 놀 플래쉬 비휘발성 메모리 장치(200)의 동
작을 설정하기 위해 상기 프로그램 타이밍 및 제어 신호들(410), 삭제 타이밍 및 제어 신호들(415), 및 판독 타
이밍 및 제어 신호들(420)을 디코딩한다. 상기 열 전압 제어 회로(255)는 프로그램, 삭제, 또는 판독될 선택된
플로팅 게이트 놀 플래쉬 셀들(210)의 위치를 제공하는 어드레스 신호(430)를 수신하고 디코딩하는 어드레스 디
코더(425)를 가진다.
상기 열 전압 제어 회로(255)는 프로그램 전압 생성기(435), 판독 전압 생성기(445), 및 열 선택기(450)를 포함[0074]
한다. 상기 프로그램 전압 생성기(435)는 상기 선택되지 않은 플로팅 게이트 트랜지스터들(M0, M1)의 프로그래
밍을 금지하기 위해 대략 +10.0V의 프로그램 금지 전압을 도 3의 선택되지 않은 플로팅 게이트 트랜지스터들
(M0, M1)의 드레인들 및 소스들에 제공하는 프로그램 전압 소스(436)를 가진다. 접지 기준 전압 레벨(437)은 프
로그램 동작 동안 상기 선택된 플로팅 게이트 트랜지스터들(M0, M1)을 프로그래밍하기 위해 상기 플로팅 게이트
와 상기 선택된 플로팅 게이트 트랜지스터들(M0, M1)의 상기 소스들 및 드레인들과의 사이에 전압장을 설립하기
위해 도 3의 상기 선택된 플로팅 게이트 트랜지스터들(M0, M1)의 드레인 및 소스에 제공된다.
본 발명의 삭제 동작 동안, 상기 플로팅 게이트 트랜지스터들(M0, M1)의 소스들 및 드레인들은 상기 얕은 p-타[0075]
입 확산 우물로부터의 상기 매우 큰 양의 삭제 전압에 결합된다. 상기 전역 비트 라인들(GBL0, ..., GBLn) 및
전역 소스 라인들(GSL0, ..., GSLn)은 상기 열 선택기(450) 안에서 연결해제되고 플로팅이 허용된다.
상기 판독 전압 생성기(445)는 상기 선택된 플로팅 게이트 트랜지스터들(M0, M1)의 데이터 상태를 판독하기 위[0076]
해 상기 전역 비트 라인들(GBL0, ..., GBLn), 및 이에 따라 도 3의 상기 선택된 플로팅 게이트 트랜지스터들
(M0, M1)의 드레인/소스에 대략 1.0V의 상기 필요한 판독 바이어스 전압을 제공하는 판독 바이어스 전압 소스
(446)를 가진다. 상기 판독 전압 생성기는 또한 상기 전역 소스 라인들(GSL0, ..., GSLn), 및 이에 따라 상기
선택된 플로팅 게이트 트랜지스터들(M0, M1)의 소스/드레인에 상기 접지 기준 전압 레벨(447)을 제공한다. 상기
판독 동작에 있어서, 상기 전역 비트 라인들(GBL0, ..., GBLn)은 상기 선택된 플로팅 게이트 트랜지스터들(M0,
M1)의 데이터 상태를 판단하기 위해 상기 열 선택기(450)에 의해 상기 감지 증폭기(455)에 연결되어 있다.
공개특허 10-2011-0123735
- 34 -
상기 열 선택기(450)는 상기 프로그램 전압 생성기(435) 및 상기 판독 전압 생성기(445)로부터 상기 선택된 전[0077]
역 비트 라인들(GBL0, ..., GBLn) 및 선택된 전역 소스 라인들(GSL0, ..., GSLn)로 상기 프로그램, 삭제(플로
팅), 및 판독 전압들을 전달하기 위한 선택 스위칭을 제공한다.
상기 열 전압 제어 회로(255)는 얕은 우물 전압 생성기(467) 및 깊은 우물 전압 생성기(468)를 포함하는 우물[0078]
바이어스 제어 회로(465)를 가진다. 상기 깊은 우물 생성기(468)는 깊은 n-타입 확산 우물(DNW)에 연결되어 있
다. 상기 얕은 p-타입 확산 우물(TPW)는 상기 얕은 우물 전압 생성기(467)에 연결되어 있다. 상기 깊은 우물 전
압 생성기(468)는 상기 놀 플래쉬 메모리 셀들(210)의 어레이(200)의 프로그램, 확인, 및 판독을 위한 상기 전
원 공급 전압 소스의 전압 레벨을 생성하고, 상기 놀 플래쉬 메모리 셀들(210)의 어레이(200)의 선택된 블록
(205) 또는 페이지(215)를 삭제하기 위한 매우 큰 삭제 전압을 생성한다. 상기 얕은 우물 전압 생성기(467)는
상기 놀 플래쉬 메모리 셀들(210)의 어레이(200)의 프로그램, 확인, 및 판독을 위한 상기 접지 기준 전압 소스
(0.0V)의 전압 레벨을 전달한다. 상기 얕은 우물 전압 생성기(467)는 전하들을 상기 선택된 플로팅 게이트 트랜
지스터들(M0, 또는 M1)의 상기 플로팅 게이트로부터 끌어당기기 위해 상기 얕은 p-타입 우물(TPW)에 적용되는
상기 매우 큰 삭제 전압 레벨을 생성한다. 상기 깊은 우물 생성기(468) 및 상기 얕은 우물 생성기(467)에 의해
생성되는 상기 매우 큰 삭제 전압은 상기 깊은 n-타입 확산 우물(DNW)과 상기 얕은 p-타입 확산 우물(TPW) 사이
의 소망하지 않는 전진 전류들을 막는다.
도 6a는 종래 기술의 ETOX 플로팅 게이트 트랜지스터와 비교하여 본 발명의 원칙이 구현된 이중 플로팅 게이트[0079]
트랜지스터 놀 플래쉬 메모리 셀들을 프로그래밍하고 삭제하기 위해 채용된 현상과의 비교가 도시된 표이다.
2007년 4월 23일부터 www.intel.com에서 찾아볼 수 있고 애트우드 외 여러명이 작성하고 1997년 4분기에 발행된
인텔 기술 저널 1책 2호에 개재되어 있는 "인텔 StrataFlash™ 메모리 기술 개요", 2009년 4월 21일부터
www.intel.com에서 찾아볼 수 있고 파지오 외 여러 명이 작성하고 1997년 4분기에 발행된 인텔 기술 저널 1책 2
호에 개재되어 있는 "인텔 strataFlash™ 메모리 기술 개발 및 구현", 2009년 4월 21일부터 www.intel.com에서
찾아볼 수 있고 파지오 외 여러명이 작성하고 2002년 5월에 발행된 인텔 기술 저널 6책 2호에 개재되어 있는
"ETOX™ 플래쉬 메모리 기술: 확장 및 통합 과제들"은, 플로팅 게이트 ETOX™ 플래쉬 메모리 트랜지스터를 개시
하고 있다. 상기 ETOX™(Erase through oxide)은 UV-삭제로부터 전기적 삭제로의 이동을 강조한다. 상기 ETOX는
플로팅 게이트를 갖는 MOS 트랜지스터를 가지는 EPROM의 구조와 매우 흡사하다. 상기 ETOX 메모리 셀의 경우에
있어서, 플로팅 게이트와 상기 채널 사이의 산화막은 프로그램 및 삭제를 위한 전하의 흐름을 허용하기 위해 얇
아지고 있다.
상기 ETOX 플로팅 게이트 트랜지스터에 있어서, 프로그래밍은 일반적으로 프로그램을 위해 채널 고에너지 전자[0080]
주입 현상을 채용하고, 장치의 삭제를 위해 파울러 노르트하임 터널링 현상을 채용한다. 일반적으로, 상기 ETOX
플로팅 게이트 트랜지스터의 소스 라인 구조는 상기 ETOX 플로팅 게이트 트랜지스터들의 어레이의 행들에 평행
한 공통 소스 라인을 가진다.
이와 대조적으로, 본 발명의 원칙이 구형된 플로팅 게이트 트랜지스터들은 프로그래밍 및 삭제를 위해 저전류[0081]
파울러 노르트하임 터널링 현상을 채용한다. 상기 파울러 노르트하임 터널링 현상은 프로그램 또는 삭제 동작을
수행하기 위해 상기 채널 고에너지 전자 주입 현상에서의 100㎂와 달리 단지 1㎁의 전류만이 필요하다. 본 발명
의 이중 플로팅 게이트 놀 플래쉬 비휘발성 메모리 장치의 구조는 금속 비트 라인들에 평행하게 상기 어레이의
금속 소스 라인 구조를 가진다.
도 6b는 본 발명의 원칙이 구현된 삭제, 과잉삭제, 및 프로그램 확인을 위한 단일 레벨 프로그램된 셀들(SLC)[0082]
및 복수 레벨 프로그램된 셀들(MLC)을 가지는 이중 플로팅 게이트 트랜지스터 놀 플래쉬 메모리 셀들의 어레이
에 적용되는 전압 조건들이 도시된 표이다. 도 3을 다시 참조하면, 상기 플로팅 게이트 트랜지스터들(M0, M1)의
행은 상기 이중 플로팅 게이트 트랜지스터 놀 플래쉬 메모리 셀들(210)의 상기 어레이(200)의 블록(205) 안의
페이지(215)로 지시된다. 상기 워드 라인 전압 제어 회로(252)는 확인 전압(VVFY)을 상기 선택된 페이지(215)의
상기 워드 라인(WL0)에 적용한다. 상기 이중 플로팅 게이트 트랜지스터 놀 플래쉬 메모리 셀들(210) 각각에서,
상기 선택된 페이지의 상기 플로팅 게이트 트랜지스터(M0) 각각에 연결된 상기 플로팅 게이트 트랜지스터(M1)는
통과 게이트로서 기능하고, 상기 선택된 플로팅 게이트 트랜지스터(M0)를 상기 로컬 소스 라인들(LSL0, LSL1,
..., LSLn-1, LSLn)에 연결시키기 위해 켜져야 한다. 상기 선택된 페이지가 상기 플로팅 게이트 트랜지스터들
(M1)을 포함하는 행이면, 상기 플로팅 게이트 트랜지스터들(M0) 각각은 상기 통과 게이트가 되고, 상기 비트 라
인 선택 트랜지스터들(260a, ..., 260n)에 연결되기 위해 켜져야 함에 유의해야 한다. 상기 워드 라인 전압 제
어 회로(252)는 통과 전압 레벨(Vpass)을 상기 선택된 이중 플로팅 게이트 트랜지스터 놀 플래쉬 메모리 셀들
공개특허 10-2011-0123735
- 35 -
(210)의 상기 선택되지 않은 통과 게이트 트랜지스터들(M1)의 제어 게이트들에 연결된 상기 워드 라인(WL1)에
적용한다.
상기 열 전압 제어 회로(255)는, 상기 전역 비트 라인들(GBL0, ..., GBLn)에 상기 판독 바이어싱 전압 레벨[0083]
(VRD)을 적용하고 상기 감지 증폭기(들)(455)을 연결한다. 상기 비트 라인 선택 제어 회로(251)는 상기 전역 비
트 라인들(GBL0, ..., GBLn)을 상기 로컬 비트 라인들(LBL0, LBL1, ..., LBLn-1, LBLn)의 1/2에 연결시키기 위
해 상기 비트 라인 선택 트랜지스터들(260a, ..., 260n)을 활성화시키기 위해 상기 비트 라인 선택 신호들(BLG0
또는 BLG1) 중 하나를 활성화시킨다. 상기 열 전압 제어 회로(255)는 상기 전역 소스 라인들(GSL0, ..., GSLn)
을 상기 접지 기준 전압 레벨에 연결한다. 상기 소스 선택 제어 회로(253)는 상기 전역 소스 라인들(GSL0, ...,
GSLn)을 상기 로컬 소스 라인들(LSL0, LSL1, ..., LSLn-1, LSLn)의 1/2에 연결시키기 위해 상기 소스 라인 선
택 신호들(SLG0 또는 SLG1) 중 하나를 활성화시킨다.
단일 레벨 프로그래밍(SLC) 및 복수 레벨 프로그래밍(MLC)의 삭제 확인 동작에 있어서, 상기 선택되지 않은 통[0084]
과 게이트 플로팅 게이트 트랜지스터들(M1)의 제어 게이트들에 적용되는 상기 통과 전압 레벨(Vpass)은, 프로그램
된 플로팅 게이트 트랜지스터들(M0, M1)의 가장 높은 임계 전압 레벨의 상위 한계에 대략 1.0V의 전압 레벨 차
이가 더해진 전압 레벨이다. 상기 선택된 페이지(215)의 상기 선택된 플로팅 게이트 트랜지스터들(M0)의 제어
게이트들에 적용되는 상기 확인 전압 레벨(Vvfy)은, 상기 제1프로그램 상태의 상위 한계(Vt0H)의 전압 레벨이다.
상기 선택된 플로팅 게이트 트랜지스터들(M0)이 켜지면 상기 선택된 플로팅 게이트 트랜지스터들(M0)은 삭제되
고, 켜지지 않으면 삭제되지 않아 다시 삭제되어야 한다.
단일 레벨 프로그래밍(SLC) 및 복수 레벨 프로그래밍(MLC)의 과잉삭제 확인 동작에 있어서, 상기 선택되지 않은[0085]
통과 게이트 플로팅 게이트 트랜지스터들(M1)의 제어 게이트들에 적용되는 상기 통과 전압 레벨(Vpass)은, 프로그
램된 플로팅 게이트 트랜지스터들(M0, M1)의 가장 높은 임계 전압 레벨의 상위 한계에 대략 1.0V의 전압 레벨
차이가 더해진 전압 레벨이다. 상기 선택된 페이지(215)의 상기 선택된 플로팅 게이트 트랜지스터들(M0)의 제어
게이트들에 적용되는 상기 확인 전압 레벨(Vvfy)은, 상기 제1프로그램 상태의 하위 한계(Vt0L)의 전압 레벨이다.
상기 선택된 플로팅 게이트 트랜지스터들(M0)이 켜지지 않으면 상기 선택된 플로팅 게이트 트랜지스터들(M0)은
과잉삭제되지 않는다. 그러나, 켜지면 과잉삭제되어 상기 제1프로그램 상태의 하위 한계(Vt0L)보다 큰 전압으로
재프로그램되어야 한다.
프로그램 확인 동작에 있어서, 상기 선택된 플로팅 게이트 트랜지스터들(M0)은 상기 선택된 플로팅 게이트 트랜[0086]
지스터들(M0)에 프로그램된 지시된 프로그램 상태(단일 레벨 프로그램(SLC)에 있어서는 Vt0 및 Vt1, 2 비트 복
수 레벨 프로그램(MLC)에 있어서는 Vt0, Vt1, Vt2, 및 Vt3)에 대한 상기 임계 전압 레벨에 대하여 확인되어야
한다. 상기 단일 레벨 프로그래밍(SLC) 및 상기 복수 레벨 프로그래밍(MLC) 모두에 있어서, 상기 선택되지 않은
통과 게이트 플로팅 게이트 트랜지스터들(M1)의 제어 게이트들에 적용되는 상기 통과 전압 레벨(Vpass)은, 프로그
램된 플로팅 게이트 트랜지스터들(M0, M1)의 가장 높은 임계 전압 레벨의 상위 한계에 대략 1.0V의 전압 레벨
차이가 더해진 전압 레벨이다.
상기 선택된 플로팅 게이트 트랜지스터들(M0)의 단일 레벨 프로그래밍에 있어서, 상기 확인 동작은 2 단계 프로[0087]
세스이다. 제1단계에서, 상기 선택된 페이지(215)의 상기 선택된 플로팅 게이트 트랜지스터(M0)의 제어 게이트
들에 적용되는 확인 전압 레벨(Vvfy)은, 상기 제1프로그램 상태의 하위 한계(Vt0L)의 전압 레벨이다. 상기 선택
된 플로팅 게이트 트랜지스터들(M0)이 켜지지 않으면 상기 선택된 플로팅 게이트 트랜지스터들(M0)은 상기 제1
프로그램 상태로 프로그램된다. 그러나, 켜지면 과잉삭제되어 상기 제1프로그램 상태의 하위 한계(Vt0L)보다 큰
임계 전압 레벨로 재프로그램되어야 한다. 제2단계에서, 상기 선택된 페이지(215)의 상기 선택된 플로팅 게이트
트랜지스터(M0)의 제어 게이트들에 적용되는 확인 전압 레벨(Vvfy)은, 상기 제2프로그램 상태의 하위 한계(Vt1
L)의 전압 레벨이다. 상기 선택된 플로팅 게이트 트랜지스터들(M0)이 켜지지 않으면 상기 선택된 플로팅 게이트
트랜지스터들(M0)은 상기 제2프로그램 상태로 프로그램된다. 그러나, 켜지면 상기 제2프로그램 상태로 프로그램
되지 않고 상기 제2프로그램 상태의 하위 한계(Vt0L)보다 큰 임계 전압 레벨로 재프로그램되어야 한다.
상기 선택된 플로팅 게이트 트랜지스터들(M0)의 복수 레벨 프로그래밍에 있어서, 상기 확인 동작은 복수 단계(2[0088]
비트-4개의 프로그램 상태 셀을 위해서는 4개의 단계들) 프로세스이다. 각 단계에서, 상기 선택된 페이지(215)
의 상기 선택된 플로팅 게이트 트랜지스터(M0)의 제어 게이트들에 적용되는 확인 전압 레벨(Vvfy)은, 상기 선택
된 프로그램 상태의 하위 한계(VtnL, n은 0, 1, 2, 3)의 전압 레벨이다. 상기 선택된 플로팅 게이트 트랜지스터
공개특허 10-2011-0123735
- 36 -
들(M0)이 켜지지 않으면 상기 선택된 플로팅 게이트 트랜지스터들(M0)은 상기 선택된 프로그램 상태로 프로그램
된다. 그러나, 켜지면 상기 선택된 프로그램 상태로 프로그램되지 않고 상기 선택된 프로그램 상태의 하위 한계
(VtnL)보다 큰 임계 전압 레벨로 재프로그램되어야 한다. 이러한 프로세스는 상기 선택된 페이지(215)의 상기
선택된 플로팅 게이트 트랜지스터들(M0)이 프로그램될 때까지 프로그램 반복에 대하여 반복된다.
도 6c는 선택된 페이지(215)의 선택된 플로팅 게이트 트랜지스터들(M0)를 판독하기 위한 단일 레벨 프로그램된[0089]
셀들(SLC) 및 복수 레벨 프로그램된 셀들(MLC)을 가지는 도 3의 이중 플로팅 게이트 트랜지스터 놀 플래쉬 메모
리 셀들(210)의 어레이(200)에 적용되는 전압 조건들이 도시된 표이다.
판독 동작에 있어서, 상기 선택된 플로팅 게이트 트랜지스터들(M0)의 임계 전압 레벨은 상기 선택된 플로팅 게[0090]
이트 트랜지스터들(M0)에 프로그램된 상기 지시된 프로그램 상태(단일 레벨 프로그램(SLC)에 있어서는 Vt0 및
Vt1, 2 비트 복수 레벨 프로그램(MLC)에 있어서는 Vt0, Vt1, Vt2, 및 Vt3)를 판단하기 위해 평가되어야 한다.
상기 단일 레벨 프로그래밍(SLC) 및 상기 복수 레벨 프로그래밍(MLC) 모두에 있어서, 상기 선택되지 않은 통과
게이트 플로팅 게이트 트랜지스터들(M1)의 제어 게이트들에 적용되는 상기 통과 전압 레벨(Vpass)은, 빠른 판독을
위해서는 VH1F인 높은 레벨 통과 전압이고, 느린 판독을 위해서는 VH1S이다. 상기 통과 전압 레벨(Vpass)은, 프
로그램된 플로팅 게이트 트랜지스터들(M0, M1)의 가장 높은 임계 전압 레벨의 상위 한계에 소정의 전압 레벨 차
이가 더해진 전압 레벨이다. 따라서, 상기 빠른 판독을 위한 통과 전압 레벨(Vpass, 높은 레벨 통과 전압 VH1F)
은 대략 +10.0V이다. 이것은 상기 선택되지 않은 통과 게이트 플로팅 게이트 트랜지스터들(M1)이 상기 프로그램
된 데이터 상태의 보다 정확하고 빠른 판단을 보장하는 보다 낮은 저항을 가지도록 야기시킨다. 상기 느린 판독
을 위한 통과 전압 레벨(Vpass, 보다 낮은 레벨 통과 전압 VH1s)는, 대략 +6.5V이다.
상기 선택된 플로팅 게이트 트랜지스터들(M0)의 단일 레벨 프로그래밍(SLC)의 판독 동작에 있어서, 상기 판독[0091]
전압 레벨(Vr)은, 상기 선택된 페이지(215)의 상기 선택된 플로팅 게이트 트랜지스터들(M0)의 제어 게이트들에
적용된다. 상기 단일 프로그램 레벨 판독 전압 레벨(VrSLC)은 대략 상기 제1프로그램 상태의 상위 한계(Vt0H)와
상기 제2프로그램 상태의 하위 한계(Vt1L)의 합의 1/2의 전압 레벨(1/2(Vt0H + Vt1L)) 또는 대략 +2.0V 내지
대략 +4.0V의 전압 레벨이다. 상기 선택된 플로팅 게이트 트랜지스터들(M0)가 켜지지 않으면 상기 선택된 플로
팅 게이트 트랜지스터들(M0)는 상기 제1 프로그램 상태로 프로그램된다. 그러나, 켜지면 상기 단일 레벨 프로그
램을 위한 제2프로그램 상태로 프로그램된다.
상기 선택된 플로팅 게이트 트랜지스터들(M0)의 복수 레벨 프로그래밍(MLC)의 판독 동작에 있어서, 상기 판독[0092]
전압 레벨(Vr)은, 상기 선택된 페이지(215)의 상기 선택된 플로팅 게이트 트랜지스터들(M0)의 제어 게이트들에
적용된다. 상기 선택된 플로팅 게이트 트랜지스터들(M0)의 빠른 판독 및 느린 판독을 위해, 상기 판독 전압 레
벨들(V1rMLC, V2rMLC, V3rMLC)은 보다 낮은 프로그램 상태의 상위 한계와 다음 높은 프로그램 상태의 하위 한계의
합의 전압의 1/2 (1/2(VtnH + Vt(n+1)L), n=1, 2, 3)로 최적화된다.
상기 선택된 플로팅 게이트 트랜지스터들(M0)의 제어 게이트들에 적용되는 판독 레벨(Vr)은 먼저, 상기 선택된[0093]
플로팅 게이트 트랜지스터들(M0)가 상기 제1프로그램 상태로 프로그램되었는지 여부를 판단하기 위해, 상기 제1
프로그램 상태의 상위 한계(Vt0H)와 상기 제2프로그램 상태의 하위 한계(Vt1L) 사이의 중간인 제1판독 전압 레
벨(V1rMLC)로 설정된다. 그후 상기 선택된 플로팅 게이트 트랜지스터들(M0)의 제어 게이트들에 적용되는 판독 레
벨(Vr)은, 상기 선택된 플로팅 게이트 트랜지스터들(M0)가 상기 제2프로그램 상태로 프로그램되었는지 여부를 판
단하기 위해, 상기 제2프로그램 상태의 상위 한계(Vt1H)와 상기 제3프로그램 상태의 하위 한계(Vt2L) 사이의 중
간인 제2판독 전압 레벨(V2rMLC)로 설정된다. 그후, 상기 선택된 플로팅 게이트 트랜지스터들(M0)의 제어 게이트
들에 적용되는 판독 레벨(Vr)은, 상기 선택된 플로팅 게이트 트랜지스터들(M0)가 상기 제3프로그램 상태 또는
제4프로그램 상태로 프로그램되었는지 여부를 판단하기 위해, 상기 제3프로그램 상태의 상위 한계(Vt2H)와 상기
제4프로그램 상태의 하위 한계(Vt3L) 사이의 중간인 제3판독 전압 레벨(V3rMLC)로 설정된다.
본 발명의 원칙이 구현된 이중 플로팅 게이트 트랜지스터 놀 플래쉬 셀들(210)이 반영된 상기 놀 플래쉬 비휘발[0094]
성 메모리 장치(200)의 동작 방법을 설명하기 위해 도 3, 도 7a, 도 7b, 도 8a, 도 8b, 및 도 9를 참조한다. 도
7a 및 7b는 놀 플래쉬 비휘발성 메모리 장치(200) 상에서 블록 및 페이지 삭제 동작들을 수행하기 위한 흐름도
들이다. 본 동작 방법은 삭제 절차부터 시작한다. 2가지의 기본 삭제 절차들이 존재한다 - 블록 삭제 또는 페이
공개특허 10-2011-0123735
- 37 -
지 삭제. 삭제 절차를 판단하기 위한 판단이 수행된다(500). 상기 삭제가 블록 삭제면, 교대하는 페이지들의 처
음 반 블록이 삭제를 위해 선택된다(505). 상기 선택된 반 블록이 그후 삭제된다(510).
도 3 및 상기 반 블록 삭제 절차(510)가 채용된 전압 레벨들이 도시된 도 9를 참조하면, 상기 워드 라인 전압[0095]
제어 회로(252)는 대략 +18.0V 내지 대략 +22.0V(명목상 +20.0V)의 매우 큰 삭제 금지 전압을 상기 이중 플로팅
게이트 트랜지스터 놀 플래쉬 셀들(210)의 상기 행(220)의 상기 2개의 플로팅 게이트 트랜지스터들 중 선택되지
않은 하나(M1)의 상기 워드 라인(WL1)과, 상기 선택되지 않은 페이지들의 상기 워드 라인들(WL2, ..., WLm-1,
WLm)에 적용한다. 상기 워드 라인 전압 제어 회로(252)는 상기 접지 기준 전압 레벨(0.0V)을 상기 선택된 플로
팅 게이트 트랜지스터(M0)의 상기 워드 라인(WL0)에 적용한다. 상기 블록 선택 제어 회로(251) 및 상기 소스 선
택 제어 회로(253)는 상기 비트 라인 선택 트랜지스터들(260a, ..., 260n) 및 상기 소스 라인 선택 트랜지스터
들(265a, ..., 265n)을 각각 활성화시키기 위해 대략 +18.0V 내지 대략 +22.0V(명목상 +20.0V)의 매우 큰 양의
삭제 게이트 전압을 상기 비트 라인 선택 신호들(BLG0, BLG1) 및 상기 소스 라인 선택 신호들(SLG0, SLG1)에 적
용한다. 상기 열 전압 제어 회로(255)는 상기 전역 비트 라인들(GBL0, ..., GBLn) 및 전역 소스 라인들(GSL0,
..., GSLn)을 연결해제하여 플로팅하도록 허용한다. 상기 선택된 이중 플로팅 게이트 트랜지스터 놀 플래쉬 셀
들(210)의 상기 플로팅 게이트 트랜지스터들(M0, M1)의 드레인들 및 소스들은 상기 매우 높은 양의 삭제 전압으
로 상기 얕은 p-타입 확산 우물(TPW)에 결합된다. 상기 열 전압 제어 회로(255)는 상기 매우 큰 삭제 전압을 상
기 얕은 p-타입 확산 우물(TPW) 및 상기 깊은 n-타입 확산 우물(DNW)에 적용한다. 상기 제어 게이트들와, 상기
플로팅 게이트 트랜지스터들(M0)의 선택된 반 블록의 소스들 및 드레인들 사이 상기 채널 영역들 사이의 전압은
상기 선택된 플로팅 게이트 트랜지스터들(M0, M1)의 플로팅 게이트로부터 전자들을 빼내는 파울러 노르트하임
터널링 현상을 야기시킨다. 상기 반 블록 삭제 절차의 지속시간은 대략 1㎳ 내지 대략 5㎳이다.
도 7a를 다시 참조하면, 상기 선택된 반 블록의 삭제 완료 시, 삭제는 페이지 단위로 확인되어야 한다. 상기 확[0096]
인 절차는 상기 선택된 반 블록의 제1페이지를 선택하는 것에 의해 시작된다(515). 상기 선택된 페이지는 상기
제1프로그램 상태의 상위 한계(Vt0H)보다 작은 임계 전압 레벨을 가짐이 확인된다(520). 삭제 확인을 설명하기
위해 다시 도 3 및 도 9를 참조한다. 상기 워드 라인 전압 제어 회로(252)는 상기 선택되지 않은 이중 플로팅
게이트 트랜지스터 놀 플래쉬 셀들(210)에 대한 확인 동작을 금지하기 위해 상기 접지 기준 전압 레벨을 상기
워드 라인들(WL2, ..., WLm-1, WLm)에 적용한다. 상기 워드 라인 전압 제어 회로(252)는 상기 통과 전압 레벨
(Vpass)을 상기 이중 플로팅 게이트 트랜지스터 놀 플래쉬 셀들(210)의 상기 선택된 페이지의 상기 선택되지 않은
통과 플로팅 게이트 트랜지스터들(M1)에 연결된 상기 워드 라인(WL1)에 적용한다. 상기 워드 라인 전압 제어 회
로(252)는 상기 제1프로그램 상태의 상위 한계(Vt0H)의 전압 레벨인 삭제 확인 전압 레벨을 적용한다.
상기 삭제 확인 프로세스가 상기 선택된 플로팅 게이트 트랜지스터들(M0)의 상기 페이지(205)의 2개의 반들 중[0097]
하나에 수행된다(520). 상기 비트 라인 선택 제어 회로(251)는 상기 선택된 로컬 비트 라인들(LBL0, LBL1, ...,
LBLn-1, LBLn)을 상기 전역 비트 라인들(GBL0, ..., GBLn)에 연결시키기 위해 상기 비트 라인 선택 트랜지스터
들(260a, ..., 260n)을 활성화시키기 위해 상기 비트 라인 선택 신호들(BLG0, BLG1)을 상기 전원 공급 전압 소
스(VDD)의 전압 레벨까지 활성화시킨다. 상기 비트 라인 선택 제어 회로(251)는 상기 선택되지 않은 로컬 비트
라인들(LBL0, LBL1, ..., LBLn-1, LBLn)을 상기 전역 비트 라인들(GBL0, ..., GBLn)에서 연결해제시키기 위해
상기 비트 라인 선택 트랜지스터들(260a, ..., 260n)을 끄기 위해 상기 비트 라인 선택 신호들(BLG0, BLG1)을
상기 접지 기준 전압 레벨의 전압 레벨까지 활성화시킨다. 상기 열 전압 제어 회로(255)는, 판독 바이어스 전압
레벨을 상기 전역 비트 라인들(GBL0, ..., GBLn)에 적용하고, 상기 감지 증폭기들을 상기 전역 비트 라인들
(GBL0, ..., GBLn)에 연결한다. 상기 소스 라인 선택 제어 회로(253)는 상기 선택된 로컬 소스 라인들(LSL0,
LSL1, ..., LSLn-1, LSLn)을 상기 전역 소스 라인들(GSL0, ..., GSLn)에 연결시키기 위해 상기 소스 라인 선택
트랜지스터들(265a, ..., 265n)을 활성화시키기 위해 상기 소스 라인 선택 신호들(SLG0, SLG1)을 상기 전원 공
급 전압 소스(VDD)의 전압 레벨까지 활성화시킨다. 상기 소스 라인 선택 제어 회로(253)는 상기 선택되지 않은
로컬 소스 라인들(LSL0, LSL1, ..., LSLn-1, LSLn)을 상기 전역 소스 라인들(GSL0, ..., GSLn)에서 연결해제시
키기 위해 상기 소스 라인 선택 트랜지스터들(265a, ..., 265n)을 끄기 위해 상기 소스 라인 선택 신호들(SLG0,
SLG1)을 상기 접지 기준 전압 레벨의 전압 레벨까지 활성화시킨다. 상기 열 전압 제어 회로(255)는 상기 선택된
플로팅 게이트 트랜지스터들(M0)의 선택된 반의 프로그램 상태를 감지하기 위해 상기 전역 소스 라인들(GSL0,
..., GSLn)을 상기 접지 기준 전압 레벨로 설정한다.
도 7a를 다시 참조하면, 상기 선택된 플로팅 게이트 트랜지스터들(M0)의 선택된 페이지의 처음 반의 삭제 확인[0098]
(520) 완료 시, 두번째 반의 삭제 확인 절차가 수행된다(520). 상기 선택된 플로팅 게이트 트랜지스터들(M0)의
전체 페이지(215)가 삭제 확인(520)된 때, 만약 선택된 플로팅 게이트 트랜지스터들(M0) 중 어느 하나라도 상기
공개특허 10-2011-0123735
- 38 -
삭제 확인(520)을 통과하지 못하면, 상기 블록(205)의 상기 선택된 반 블록이 재삭제된다(510). 상기 삭제 절차
(510) 및 삭제 확인 절차(520)는 상기 선택된 페이지(215) 전체의 상기 선택된 플로팅 게이트 트랜지스터들(M
0)이 삭제될 때까지 계속된다.
삭제 확인(520) 완료 시, 상기 선택된 반 블록은 그후 페이지 단위로 과잉삭제 확인된다(525). 상기 선택된 페[0099]
이지는 상기 제1프로그램 상태의 하위 한계(Vt0L)보다 큰 임계 전압 레벨을 가짐을 확인하기 위해 과잉삭제 확
인된다. 과잉삭제 확인(525)을 설명하기 위해 도 3 및 도 9를 다시 참조한다. 상기 워드 라인 전압 제어 회로
(252)는 상기 선택되지 않은 이중 플로팅 게이트 트랜지스터 놀 플래쉬 셀들(210)에 대한 확인 동작을 금지하기
위해 상기 접지 기준 전압 레벨을 상기 워드 라인들(WL2, ..., WLm-1, WLm)에 적용한다. 상기 워드 라인 전압
제어 회로(252)는 상기 통과 전압 레벨(Vpass)을 상기 이중 플로팅 게이트 트랜지스터 놀 플래쉬 셀들(210)의 상
기 선택된 페이지의 상기 선택되지 않은 통과 플로팅 게이트 트랜지스터들(M1)에 연결된 상기 워드 라인(WL1)에
적용한다. 상기 워드 라인 전압 제어 회로(252)는 상기 제1프로그램 상태의 하위 한계(Vt0L)의 전압 레벨인 과
잉삭제 확인 전압 레벨을 적용한다.
상기 과잉삭제 확인 프로세스가 상기 선택된 플로팅 게이트 트랜지스터들(M0)의 상기 페이지(215)의 2개의 반들[0100]
중 하나에 수행된다. 상기 비트 라인 선택 제어 회로(251)는 상기 선택된 로컬 비트 라인들(LBL0, LBL1, ...,
LBLn-1, LBLn)을 상기 전역 비트 라인들(GBL0, ..., GBLn)에 연결시키기 위해 상기 비트 라인 선택 트랜지스터
들(260a, ..., 260n)을 활성화시키기 위해 상기 비트 라인 선택 신호들(BLG0, BLG1)을 상기 전원 공급 전압 소
스(VDD)의 전압 레벨까지 활성화시킨다. 상기 비트 라인 선택 제어 회로(251)는 상기 선택되지 않은 로컬 비트
라인들(LBL0, LBL1, ..., LBLn-1, LBLn)을 상기 전역 비트 라인들(GBL0, ..., GBLn)에서 연결해제시키기 위해
상기 비트 라인 선택 트랜지스터들(260a, ..., 260n)을 끄기 위해 상기 비트 라인 선택 신호들(BLG0, BLG1)을
상기 접지 기준 전압 레벨의 전압 레벨까지 활성화시킨다. 상기 열 전압 제어 회로(255)는, 판독 바이어스 전압
레벨을 상기 전역 비트 라인들(GBL0, ..., GBLn)에 적용하고, 상기 감지 증폭기들을 상기 전역 비트 라인들
(GBL0, ..., GBLn)에 연결한다. 상기 소스 라인 선택 제어 회로(253)는 상기 선택된 로컬 소스 라인들(LSL0,
LSL1, ..., LSLn-1, LSLn)을 상기 전역 소스 라인들(GSL0, ..., GSLn)에 연결시키기 위해 상기 소스 라인 선택
트랜지스터들(265a, ..., 265n)을 활성화시키기 위해 상기 소스 라인 선택 신호들(SLG0, SLG1)을 상기 전원 공
급 전압 소스(VDD)의 전압 레벨까지 활성화시킨다. 상기 소스 라인 선택 제어 회로(253)는 상기 선택되지 않은
로컬 소스 라인들(LSL0, LSL1, ..., LSLn-1, LSLn)을 상기 전역 소스 라인들(GSL0, ..., GSLn)에서 연결해제시
키기 위해 상기 소스 라인 선택 트랜지스터들(265a, ..., 265n)을 끄기 위해 상기 소스 라인 선택 신호들(SLG0,
SLG1)을 상기 접지 기준 전압 레벨의 전압 레벨까지 활성화시킨다. 상기 열 전압 제어 회로(255)는 상기 선택된
플로팅 게이트 트랜지스터들(M0)의 선택된 반의 프로그램 상태를 감지하기 위해 상기 전역 소스 라인들(GSL0,
..., GSLn)을 상기 접지 기준 전압 레벨로 설정한다.
도 7a를 다시 참조하면, 상기 선택된 플로팅 게이트 트랜지스터들(M0)의 선택된 페이지의 처음 반의 과잉삭제[0101]
확인 완료 시, 상기 선택된 플로팅 게이트 트랜지스터들(M0)의 선택된 페이지의 두번째 반의 과잉삭제 확인 절
차가 수행된다(525). 상기 선택된 플로팅 게이트 트랜지스터들(M0)의 전체 페이지(215)가 과잉삭제 확인(525)된
때, 만약 선택된 플로팅 게이트 트랜지스터들(M0) 중 어느 하나라도 상기 과잉삭제 확인(525)을 통과하지 못하
면, 상기 블록(205)의 상기 선택된 페이지(215)가 프로그램된다(530).
상기 선택된 페이지(215)의 상기 과잉삭제된 선택된 플로팅 게이트 트랜지스터들(M0)의 재프로그램(530)에 있어[0102]
서, 상기 워드 라인 전압 제어 회로(252)는 상기 선택되지 않은 이중 플로팅 게이트 트랜지스터 놀 플래쉬 셀들
(210)에 대한 프로그램을 금지하기 위해 대략 +5.0V의 중간 정도 큰 금지 전압 레벨을 상기 워드 라인들(WL1,
WL2, ..., WLm-1, WLm)에 적용한다. 상기 워드 라인 전압 제어 회로(252)는 (대략 +15.0V 내지 대략 +22.0V)의
매우 큰 프로그램 전압 레벨을 상기 선택된 페이지(215)의 상기 선택된 플로팅 게이트 트랜지스터들(M0)에 연결
된 상기 워드 라인(WL0)에 적용한다. 상기 열 전압 제어 회로(255)는, 과잉삭제된 이러한 선택된 플로팅 게이트
트랜지스터들(M0)을 프로그램하고 과잉삭제되지 않은 이러한 선택된 플로팅 게이트 트랜지스터들(M0)의 프로그
래밍을 금지하기 위해 대략 상기 접지 기준 전압 레벨 또는 상기 큰 금지 전압 레벨인 프로그래밍 전압 레벨을
상기 전역 비트 라인들(GBL0, ..., GBLn)과 상기 전역 소스 라인들(GSL0, ..., GSLn)에 선택적으로 적용한다.
상기 비트 라인 선택 전압 제어 서브회로(251)는 대략 상기 접지 기준 전압 레벨인 프로그래밍 전압 레벨 또는
대략 +10.0V의 상기 큰 금지 전압 레벨을 상기 선택된 플로팅 게이트 트랜지스터들(M0)의 드레인들에 선택적으
로 적용하기 위해 상기 선택된 로컬 비트 라인들(LBL0, LBL1, ..., LBLn-1, LBLn)과 상기 전역 비트 라인들
(GBL0, ..., GBLn)을 연결하기 위해 상기 비트 라인 선택 트랜지스터들(260a, ..., 260n)을 선택적으로 활성 또
는 비활성시키기 위해 상기 비트 라인 선택 신호들(BLG0, BLG1)을 상기 전원 공급 전압 소스(VDD) 또는 상기 접
공개특허 10-2011-0123735
- 39 -
지 기준 전압 레벨(0.0V)의 전압 레벨로 활성화시킨다. 이와 유사하게, 상기 소스 라인 전압 제어 서브회로
(253)는 대략 상기 접지 기준 전압 레벨인 프로그래밍 전압 레벨 또는 대략 +10.0V의 상기 큰 금지 전압 레벨을
상기 선택된 플로팅 게이트 트랜지스터들(M0)의 드레인들에 선택적으로 적용하기 위해 상기 선택된 로컬 소스
라인들(LSL0, LSL1, ..., LSLn-1, LSLn)과 상기 전역 소스 라인들(GSL0, ..., GSLn)을 연결하기 위해 상기 소
스 라인 선택 트랜지스터들(265a, ..., 265n)을 선택적으로 활성 또는 비활성시키기 위해 상기 소스 라인 선택
신호들(SLG0, SLG1)을 상기 전원 공급 전압 소스(VDD) 또는 상기 접지 기준 전압 레벨(0.0V)의 전압 레벨로 활
성화시킨다. 상기 얕은 P-타입 확산 우물(TPW)은 상기 접지 기준 전압에 연결되어 있고, 상기 깊은 N-타입 확산
우물(DNW)는 상기 전원 공급 전압 소스(VDD)에 연결되어 있다. (대략 +15.0V 내지 대략 +20.0V)의 상기 매우 큰
프로그램 전압 레벨을 가지고, 상기 선택된 플로팅 게이트 트랜지스터들(M0)을 프로그램하기 위해 상기 과잉삭
제된 플로팅 게이트 트랜지스터들(M0)의 플로팅 게이트로 전자를 끌어당기기 위해 파울러 노르트하임 터널링
현상은 트리거된다.
도 7a를 다시 참조하면, 상기 플로팅 게이트 트랜지스터들(M0)의 상기 선택된 페이지(215)의 프로그램 완료 후[0103]
(530), 상기 선택된 페이지(215) 전체의 상기 선택된 플로팅 게이트 트랜지스터들(M0)은 다시 과잉삭제 확인 프
로세스가 수행된다(525). 상기 제1프로그램 상태의 하위 한계(Vt0L)보다 작은 임계 전압들을 여전히 가지고 있
는 선택된 플로팅 게이트 트랜지스터들(M0)은 다시 프로그램된다(530). 상기 과잉삭제 확인 프로세스(525) 및
상기 프로그래밍 프로세스(530)은 상기 선택된 페이지(215) 전체의 상기 선택된 플로팅 게이트 트랜지스터들
(M0) 모두가 상기 제1프로그램 상태의 하위 한계(Vt0L)보다 큰 임계 전압 레벨들을 가질 때까지 계속된다.
상기 선택된 반 블록의 모든 페이지들이 확인되면, 선택된 페이지들의 수가 검사된다(540). 만약 아니면 상기[0104]
선택된 반 블록의 다음 페이지가 선택되고(545), 선택된 다음 페이지(215)의 선택된 플로팅 게이트 트랜지스터
들(M0)가 삭제 확인(520), 과잉삭제 확인(525), 및 필요하다면 재프로그램(530)된다. 이것은 전체 선택된 반 블
록이 삭제 때까지 재반복된다.
상기 선택된 반 블록의 모든 페이지들이 모두 삭제된 것으로 판단된 때, 상기 2개의 반 블록들의 삭제 상태가[0105]
조사된다(555). 상기 반 블록들 중 하나만 삭제되면, 다른 반 블록이 선택된다(550). 두번째 반 블록이 삭제된
다(510). 상기에서 설명한 바와 같이, 각 페이지가 삭제 확인(520), 과잉삭제 확인(525), 및 필요하다면 프로그
램된다(530). 반 블록들 모두가 삭제된 것으로 판단된 때, 블록 삭제 프로세스가 끝나고(560), 상기 블록(205)
의 모든 플로팅 게이트 트랜지스터들(M0)은 상기 제1프로그램 상태의 하위 한계(Vt0L)와 상기 제1프로그램 상태
의 상위 한계(Vt0H) 사이에 있도록 프로그램된 임계 전압 레벨들(Vt)을 가지게 된다(Vt0L≤ Vt≤ Vt0H).
도 7b를 참조하면, 상기 삭제 절차가 삭제가 페이지 삭제라고 지시하는 것으로 판단된 때에는(500), 상기 선택[0106]
된 페이지(215)가 삭제된다(565). 이러한 삭제 절차 및 전압 레벨들은 상기에서 설명한 바와 같이 상기 반 블록
삭제 절차(510)를 위해 도시한 바와 동일하다. 단지 상기 선택된 페이지(215)가 반 블록과 달리 삭제를 위해 선
택된다는 것만 제외된다. 이와 유사하게, 상기에서 설명한 바와 같이, 상기 선택된 다음 페이지(215)가 삭제 확
인(570), 과잉삭제 확인(575), 및 필요하다면 프로그램(580)된다. 상기 삭제 확인 절차(570), 과잉삭제 확인 절
차(575), 및 프로그래밍 절차(580)는, 상기 선택된 페이지(215)를 위한 상기 삭제 확인 절차(520), 상기 과잉
삭제 확인 절차(525), 상기 프로그래밍(530)과 동일하다. 상기 선택된 페이지(215)의 상기 선택된 플로팅 게이
트 트랜지스터들(M0) 모두가 삭제된 것으로 판단된 때, 상기 제1프로그램 상태의 하위 한계(Vt0L)와 상기 제1프
로그램 상태의 상위 한계(Vt0H) 사이에 있도록 프로그램된 임계 전압 레벨들(Vt)을 가지게 된다(Vt0L≤ Vt≤
Vt0H).
상기 놀 플래쉬 비휘발성 메모리 장치(200)의 동작 방법을 설명하기 위해 도 3, 도 8a, 도 8b, 및 도 9를 계속[0107]
참조하면, 도 8a 및 8b는 상기 놀 플래쉬 비휘발성 메모리 장치(200) 안의 선택된 페이지(215)의 단일 레벨 프
로그램 및 복수 레벨 프로그램 페이지 쓰기 동작을 수행하기 위한 흐름도들이다. 동작 방법은 쓰기 절차로 계속
된다(600). 써질 페이지(215)가 선택된다(605). 상기 선택된 페이지(215)는 삭제된다(610). 상기 삭제 절차
(610)는 도 7b에 도시된 바와 같다. 단일 레벨 셀(SLC) 프로그래밍인지 복수 레벨 셀(MLC) 프로그래밍인지 여부
의 페이지 프로그래밍의 종류가 판단된다(615).
상기 삭제 절차는 상기 페이지(215)의 모든 플로팅 게이트 트랜지스터들(M0)를 제1프로그램 상태(1)로[0108]
설정한다. 상기 제1프로그램 상태로 프로그램되도록 지시된 셀들이 더 프로그램되지 않도록 하기 위해, 이러한
셀들은 프로그램으로부터 금지된다(620). 상기 지시된 셀들의 프로그래밍을 금지하기 위해, 상기 열 전압 제어
회로(255)는 대략 +10.0V의 큰 금지 전압 레벨을 상기 전역 비트 라인들(GBL0, ..., GBLn) 또는 상기 전역 소스
라인들(GSL0, ..., GSLn)에 적용한다. 상기 비트 라인 선택 제어 서브회로(251) 및 상기 소스 라인 선택 제어
공개특허 10-2011-0123735
- 40 -
서브회로(253)는 상기 제1프로그램 상태로 프로그램되는 상기 플로팅 게이트 트랜지스터들(M0)에 적절하게 상기
전역 비트 라인들(GBL0, ..., GBLn) 또는 상기 전역 소스 라인들(GSL0, ..., GSLn)을 선택적으로 연결하기
위해, 상기 비트 라인 선택 신호들(BLG0, BLG1) 및 상기 소스 라인 선택 신호들(SLG0, SLG1)을 활성화시킨다.
제2프로그램 상태(0)로 써지도록 지시된 상기 선택된 페이지(215)의 플로팅 게이트 트랜지스터들(M0)이 프로그[0109]
램된다(625). 상기 프로그램 절차는 이러한 페이지들의 프로그래밍을 금지하기 위해 대략 +5.0V의 중간 정도 큰
금지 전압 레벨을 상기 선택되지 않은 페이지들의 상기 워드 라인들(WL1, ..., WLm-1, WLm)에 적용하는 상기 워
드 라인 전압 제어 서브회로(252)에 의해 달성된다. 상기 워드 라인 전압 제어 서브회로(252)는 (대략 +15.0V
내지 대략 +22.0V)의 상기 매우 큰 프로그램 전압 레벨을 상기 선택된 페이지(215)의 상기 워드 라인(WL0)에 적
용한다. 상기 열 전압 제어 회로(255)는 대략 접지 기준 전압 레벨인 프로그램 전압 레벨을 상기 전역 비트 라
인들(GBL0, ..., GBLn) 또는 상기 전역 소스 라인들(GSL0, ..., GSLn)에 적용한다. 상기 비트 라인 선택 제어
서브회로(251) 및 상기 소스 라인 선택 제어 서브회로(253)는 상기 제2프로그램 상태로 프로그램되는 상기 플로
팅 게이트 트랜지스터들(M0)에 적절하게 상기 전역 비트 라인들(GBL0, ..., GBLn) 또는 상기 전역 소스 라인들
(GSL0, ..., GSLn)을 선택적으로 연결하기 위해, 상기 비트 라인 선택 신호들(BLG0, BLG1) 및 상기 소스 라인
선택 신호들(SLG0, SLG1)을 활성화시킨다. 상기 얕은 P-타입 확산 우물(TPW)은 상기 접지 기준 전압에 연결되어
있고, 상기 깊은 N-타입 확산 우물(DNW)은 상기 전원 공급 전압 소스(VDD)에 연결되어 있다. 상기 선택된 플로
팅 게이트 트랜지스터들(M0)의 제어 게이트들에 매우 큰 프로그램 전압 레벨을, 상기 플로팅 게이트 트랜지스터
들(M0)의 채널에 상기 접기 기준 전압을 배치하는 것은, 상기 선택된 플로팅 게이트 트랜지스터들(M0)를 상기
제2프로그램 상태(0)로 프로그램하기 위해, 상기 선택된 플로팅 게이트 트랜지스터들(M0)의 플로팅 게이트로 전
자를 끌어당기기 위해 파울러 노르트하임 터널링 현상을 야기시킨다.
상기 페이지(215)의 상기 플로팅 게이트 트랜지스터들(M0)는 그후 선택된 페이지(215)의 모든 플로팅 게이트 트[0110]
랜지스터들(M0)이 상기 제2프로그램 상태의 하위 한계(Vt1L)보다 큰 임계 전압 레벨을 가짐을 보장하기 위해 프
로그램 확인된다(630). 상기 프로그램 확인(630)을 설명하기 위해 도 3 및 도 9를 다시 참조한다. 상기 워드 라
인 전압 제어 회로(252)는 상기 선택되지 않은 이중 플로팅 게이트 트랜지스터 놀 플래쉬 셀들(210)에 대한 확
인 동작을 금지하기 위해 상기 접지 기준 전압 레벨을 상기 워드 라인들(WL1, WL2, ..., WLm-1, WLm)에 적용한
다. 상기 워드 라인 전압 제어 회로(252)는 상기 통과 전압 레벨(Vpass)을 상기 이중 플로팅 게이트 트랜지스터
놀 플래쉬 셀들(210)의 상기 선택된 페이지의 상기 선택되지 않은 통과 플로팅 게이트 트랜지스터들(M1)에 연결
된 상기 워드 라인(WL1)에 적용한다. 상기 워드 라인 전압 제어 회로(252)는 상기 제2프로그램 상태의 하위 한
계(Vt1L)의 전압 레벨인 프로그램 확인 전압 레벨을 적용한다.
상기 프로그램 확인 프로세스가 상기 선택된 플로팅 게이트 트랜지스터들(M0)의 상기 페이지(215)의 2개의 반들[0111]
중 하나에 수행된다(630). 상기 비트 라인 선택 제어 회로(251)는 상기 선택된 로컬 비트 라인들(LBL0, LBL1,
..., LBLn-1, LBLn)을 상기 전역 비트 라인들(GBL0, ..., GBLn)에 연결시키기 위해 상기 비트 라인 선택 트랜
지스터들(260a, ..., 260n)을 활성화시키기 위해 상기 비트 라인 선택 신호들(BLG0, BLG1)을 상기 전원 공급 전
압 소스(VDD)의 전압 레벨까지 활성화시킨다. 상기 비트 라인 선택 제어 회로(251)는 상기 선택되지 않은 로컬
비트 라인들(LBL0, LBL1, ..., LBLn-1, LBLn)을 상기 전역 비트 라인들(GBL0, ..., GBLn)에서 연결해제시키기
위해 상기 비트 라인 선택 트랜지스터들(260a, ..., 260n)을 끄기 위해 상기 비트 라인 선택 신호들(BLG0,
BLG1)을 상기 접지 기준 전압 레벨의 전압 레벨까지 활성화시킨다. 상기 열 전압 제어 회로(255)는, 판독 바이
어스 전압 레벨을 상기 전역 비트 라인들(GBL0, ..., GBLn)에 적용하고, 상기 감지 증폭기들을 상기 전역 비트
라인들(GBL0, ..., GBLn)에 연결한다. 상기 전역 소스 라인들(GSL0, ..., GSLn) 및 이에 따라 상기 전역 소스
라인들(GSL0, ..., GSLn)은 상기 접지 기준 전압 레벨에 효과적으로 연결되어, 상기 감지 증폭기는 상기 선택된
페이지(215)의 상기 선택된 반의 프로그램 상태를 감지할 수 있다. 상기 소스 라인 선택 제어 회로(253)는 상기
선택된 로컬 소스 라인들(LSL0, LSL1, ..., LSLn-1, LSLn)을 상기 전역 소스 라인들(GSL0, ..., GSLn)에 연결
시키기 위해 상기 소스 라인 선택 트랜지스터들(265a, ..., 265n)을 활성화시키기 위해 상기 소스 라인 선택 신
호들(SLG0, SLG1)을 상기 전원 공급 전압 소스(VDD)의 전압 레벨까지 활성화시킨다. 상기 소스 라인 선택 제어
회로(253)는 상기 선택되지 않은 로컬 소스 라인들(LSL0, LSL1, ..., LSLn-1, LSLn)을 상기 전역 소스 라인들
(GSL0, ..., GSLn)에서 연결해제시키기 위해 상기 소스 라인 선택 트랜지스터들(265a, ..., 265n)을 끄기 위해
상기 소스 라인 선택 신호들(SLG0, SLG1)을 상기 접지 기준 전압 레벨의 전압 레벨까지 활성화시킨다. 상기 열
전압 제어 회로(255)는 상기 선택된 플로팅 게이트 트랜지스터들(M0)의 선택된 반의 프로그램 상태를 감지하기
위해 상기 감지 증폭기들을 상기 전역 비트 라인들(GBL0, ..., GBLn)에 연결하고 상기 전역 소스 라인들(GSL0,
..., GSLn)을 상기 접지 기준 전압 레벨로 설정한다. 도 7a를 다시 참조한다.
공개특허 10-2011-0123735
- 41 -
상기 선택된 플로팅 게이트 트랜지스터들(M0)의 선택된 페이지의 처음 반의 프로그램 확인(630) 완료 시, 두번[0112]
째 반의 프로그램 확인 절차가 수행된다(630). 상기 선택된 플로팅 게이트 트랜지스터들(M0) 중 어느 하나라도
상기 프로그램 확인 절차에서 실패하면, 상기 선택된 플로팅 게이트 트랜지스터들(M0)의 이러한 실패는 상기 제
2프로그램 상태(0)로 재프로그램되고(625), 상기 선택된 페이지(215)의 상기 플로팅 게이트 트랜지스터들(M0)
모두가 상기 제2프로그램 상태로 프로그램될 때까지 상기 프로그램 확인 절차가 수행된다(630).
상기 페이지 프로그래밍의 종류가 복수 레벨 셀(MLC) 프로그래밍으로 판단되면(615), 상기 MLC 쓰기는 상기 제1[0113]
프로그램 상태(11)로 프로그램되도록 지시된 상기 선택된 페이지(215)의 상기 플로팅 게이트 트랜지스터들(M0)
이 더 프로그램되지 않도록 하는 것으로 시작된다(640). 상기 금지 절차(620)는 도 8a의 상기 금지 절차(620)와
동일하다.
상기 제2프로그램 상태(10)로 써지도록 지시된 상기 선택된 페이지(215)의 플로팅 게이트 트랜지스터들(M0)이[0114]
프로그램된다(645). 상기 프로그램 절차(645)는 도 8a의 단일 레벨 셀 프로그램의 상기 제2프로그램 상태(0)의
프로그램 절차(625)를 위해 설명한 바와 같이 달성된다. 상기 선택된 페이지(215)의 프로그래밍(645) 완료 시,
상기 선택된 페이지(215)는 그후 상기 선택된 페이지(215)의 플로팅 게이트 트랜지스터들(M0) 모두가 상기 제2
프로그램 상태의 하위 한계(Vt1L)보다 큰 임계 전압 레벨을 가짐을 보장하기 위해 프로그램 확인된다(650). 상
기 프로그램 확인 절차(650)는 도 8a의 상기 단일 레벨 셀 프로그램의 상기 제2프로그램 상태의 프로그램 확인
절차(630)와 동일하다.
상기 제1프로그램 상태(11) 및 제2프로그램 상태(10)로 프로그램되는 상기 선택된 페이지(215)의 상기 플로팅[0115]
게이트 트랜지스터들(M0)은 더 이상 프로그램되는 것이 금지된다(655). 다시, 상기 금지 절차(655)는 도 8a의
상기 금지 절차(620)와 동일하다.
상기 제3프로그램 상태(01)로 써지도록 지시된 상기 선택된 페이지(215)의 플로팅 게이트 트랜지스터들(M0)이[0116]
프로그램된다(660). 상기 프로그램 절차(660)는 도 8a의 단일 레벨 셀 프로그램의 상기 제2프로그램 상태(0)의
프로그램 절차(625)를 위해 설명한 바와 같이 달성된다. 상기 제3프로그램 상태(01)로 써지도록 지시된 상기 선
택된 페이지(215)의 프로그래밍(660) 완료 시, 상기 선택된 페이지(215)는 그후 상기 선택된 페이지(215)의 플
로팅 게이트 트랜지스터들(M0) 모두가 상기 제3프로그램 상태의 하위 한계(Vt2L)보다 큰 임계 전압 레벨을 가짐
을 보장하기 위해 프로그램 확인된다(665). 상기 프로그램 확인 절차(665)는 도 8a의 상기 단일 레벨 셀 프로그
램의 상기 제2프로그램 상태의 프로그램 확인 절차(630)와 동일하다.
상기 제1프로그램 상태(11), 제2프로그램 상태(10), 및제3프로그램 상태(01)로 프로그램되는 상기 선택된 페이[0117]
지(215)의 상기 플로팅 게이트 트랜지스터들(M0)은 더 이상 프로그램되는 것이 금지된다(670). 다시, 상기 금지
절차(670)는 도 8a의 상기 금지 절차(620)와 동일하다.
상기 제4프로그램 상태(00)로 써지도록 지시된 상기 선택된 페이지(215)의 플로팅 게이트 트랜지스터들(M0)이[0118]
프로그램된다(675). 상기 프로그램 절차(675)는 도 8a의 단일 레벨 셀 프로그램의 상기 제2프로그램 상태(0)의
프로그램 절차(625)를 위해 설명한 바와 같이 달성된다. 상기 제4프로그램 상태(00)로 써지도록 지시된 상기 선
택된 페이지(215)의 상기 플로팅 게이트 트랜지스터들(M0)의 프로그래밍(675) 완료 시, 상기 선택된 페이지
(215)는 그후 상기 선택된 페이지(215)의 플로팅 게이트 트랜지스터들(M0) 모두가 상기 제4프로그램 상태의 하
위 한계(Vt3L)보다 큰 임계 전압 레벨을 가짐을 보장하기 위해 프로그램 확인된다(680). 상기 프로그램 확인 절
차(680)는 도 8a의 상기 단일 레벨 셀 프로그램의 상기 제2프로그램 상태의 프로그램 확인 절차(630)와 동일하
다.
상기 파울러 노르트하임 터널링 현상은 도 3의 상기 놀 플래쉬 비휘발성 메모리 장치(200)의 어레이의 각 페이[0119]
지에 대하여 대략 1㎁의 삭제 전류를 가진다. 이러한 전류 레벨은 상기 얕은 우물 전압 생성기(467) 및 상기 깊
은 우물 전압 생성기(468)를 위한 전하 펌프 전원 공급이 블록 삭제를 허용하기 위한 삭제 전압으로 충분히 작
을 수 있음을 허용한다. 상기 삭제가 채널 고에너지 전자 주입 현상을 채용하는 종래 기술에 있어서, 전류는 훨
씬 크고 삭제는 일반적으로 페이지 삭제로 한정된다.
상대적으로 낮은 삭제 전류는 블록 삭제를 대략 1㎳ 이내에서 허용한다. 상기 삭제 확인 시간 및 과잉삭제 확인[0120]
시간은 대략 한 동작당 1㎲이다. 상기 놀 플래쉬 비휘발성 메모리 장치(200)의 하나의 블록(205) 안에 1000페이
지가 있다면, 한 블록의 삭제를 위한 총 시간은 대략 6㎳이고, 이것은 플래쉬 놀 비휘발성 메모리의 동일한 블
록 삭제를 위한 종래의 100㎳ 이상의 시간보다는 훨씬 적다.
본 발명의 원칙들이 구현된 다른 실시예들에 있어서, 상기 이중 플로팅 게이트 트랜지스터 놀 플래쉬 셀들(21[0121]
공개특허 10-2011-0123735
- 42 -
0)은 SONOS 또는 MONOS 전하 트래핑 트랜지스터들로 구현된 이중 전하 보유 트랜지스터 놀 플래쉬 셀들(210)일
수 있다. 나아가, 본 발명의 원칙들이 구현된 또 다른 실시예들에 있어서, 도시된 바와 같이, 상기 전하 보유
트랜지스터들의 확산의 전도성을 역전하기 위해 확산 종류가 변경될 수 있다. 도 1a, 도 1b-1, 도 1b-2, 도 1c-
1, 및 도 1c-2에 도시된 바로부터 상기 확산 종류의 역전은 상기 플로팅 게이트 트랜지스터들(M0, M1)를 NMOS
플로팅 게이트 트랜지스터들로부터 PMOS 플로팅 게이트 트랜지스터들로 변환시킨다. 나아가, 상기 전하 보유 트
랜지스터들은 전자보다는 홀(holes)로서 전하를 저장할 수 있다. 삭제, 확인, 판독, 및 프로그램에 필요한 전압
들은 적절하게 역전되거나 조절될 수 있다.
본 발명은 바람직한 실시예들을 참조하여 도시되고 설명되었지만, 당업자라면 본 발명의 개념이나 범위를 벗어[0122]
나지 않으면서 형식이나 상세사항에서의 다양한 변경이 있을 수 있음을 이해할 것이다.
도면
도면1a
공개특허 10-2011-0123735
- 43 -
도면1b
도면1c
공개특허 10-2011-0123735
- 44 -
도면2a
도면2b
공개특허 10-2011-0123735
- 45 -
도면3
공개특허 10-2011-0123735
- 46 -
도면4
공개특허 10-2011-0123735
- 47 -
도면5
도면6a
도면6b
공개특허 10-2011-0123735
- 48 -
도면6c
도면7a
공개특허 10-2011-0123735
- 49 -
도면7b
공개특허 10-2011-0123735
- 50 -
도면8a
공개특허 10-2011-0123735
- 51 -
도면8b
도면9
공개특허 10-2011-0123735
- 52 -
2018년 1월 25일 목요일
낸드에 기초한 놀 타입 플래쉬 메모리에 있어서 과잉삭제의 관리(MANAGEMENT OF OVER-ERASURE IN NAND-BASED NOR-TYPE FLASH MEMORY)
피드 구독하기:
댓글 (Atom)
댓글 없음:
댓글 쓰기
참고: 블로그의 회원만 댓글을 작성할 수 있습니다.